| 主权项 |
1.一种晶片测试系统,用以测试一晶片中之至少一待测电路模组,该晶片测试系统系整合于该晶片中,并接收由一测试机台(Test Machine)串列式(Serial)输出之一参考时脉以及一测试输入信号,该测试系统包括:一串列/平行互换电路,用以串列式接收该参考时脉及该测试输入信号以平行式(Parallel)产生一测试指令信号,该串列/平行互换电路更回传一测试输出信号至该测试机台;一指令埠,用以接收并暂存该测试指令信号,并输出一第一测试信号以及一第二测试信号;一选择器,接收该第二测试信号,而产生一选择信号以选择待测电路模组之一;一测试资料解码器,接收该第一测试信号,而产生一测试资料信号至所选择之该待测电路模组;以及一控制电路,输出一控制信号至所选择之该待测电路模组,使该待测电路模组产生该测试输出信号。2.如申请专利范围第1项所述之测试系统,其中该参考时脉系一周边元件滙流排(PCI)时脉。3.如申请专利范围第1项所述之测试系统,其中该指令埠系一暂存器。4.如申请专利范围第1项所述之测试系统,其中该测试指令包括:一测试资料选择栏位、一测试模式栏位、一选择栏位、一强迫错误栏位以及一保留栏位。5.如申请专利范围第4项所述之测试系统,其中该强迫错误栏位为高电位时,该控制电路系使得测试终止。6.如申请专利范围第1项所述之测试系统,其中该待测电路模组系嵌入式静态随机存取记忆体。7.如申请专利范围第6项所述之测试系统,更包括:一比较电路;其中,该待测电路模组系根据该测试资料信号而产生一电路模组输出信号,该比较电路系根据该测试资料信号与该电路模组输出信号产生一比较结果信号至该控制电路以及该串列/平行互换电路。8.如申请专利范围第1项所述之测试系统,其中该待测电路模组系一暂存器。9.一种晶片测试系统,用以测试一晶片中之至少一待测电路模组,该晶片测试系统系整合于该晶片中,并接收由一测试机台(Test Machine)串列式(Serial)输出之一参考时脉以及一测试输入信号,该测试系统包括:一串列/平行互换电路,用以串列式接收该参考时脉及该测试输入信号以平行式(Parallel)产生一测试指令信号,该串列/平行互换电路更回传一测试输出信号至该测试机台;一指令埠,用以暂存并输出该测试指令信号;以及一解码/控制电路,用以接收该指令埠所传送出之该测试指令信号,并输出一控制信号与一测试资料信号,该待测电路模组系回应于该控制信号与该测试资料信号而产生该测试输出信号。10.如申请专利范围第9项所述之测试系统,其中该参考时脉系一周边元件滙流排(PCI)时脉。11.如申请专利范围第9项所述之测试系统,其中该指令埠系一暂存器。12.如申请专利范围第9项所述之测试系统,其中该测试指令信号包括:一测试资料选择栏位、一测试模式栏位、一选择栏位、一强迫错误栏位以及一保留栏位。13.如申请专利范围第12项所述之测试系统,其中该解码/控制电路系包括:一控制电路,接收该测试指令信号之该测试模式栏位与该强迫错误栏位而产生该控制信号至该待测电路;一测试资料解码器,接收该测试指令信号之该测试资料选择栏位而产生该测试资料信号至该待测电路;以及一选择器,接收该测试指令信号之该选择栏位而产生一选择信号以选择该待测电路。14.如申请专利范围第9项所述之测试系统,其中该待测电路模组系嵌入式静态随机存取记忆体。15.如申请专利范围第14项所述之测试系统,更包括:一比较电路;其中,该待测电路模组系根据该测试资料信号而产生一电路模组输出信号,该比较电路系根据该测试资料信号与该电路模组输出信号产生一比较结果信号至该控制电路以及该串列/平行互换电路。16.如申请专利范围第9项所述之测试系统,其中该待测电路模组系一暂存器。17.一种晶片测试方法,用以测试一晶片中之至少一个待测电路模组,该测试方法包括:串列式输入一测试指令;将该测试指令解码成一测试资料信号;在该待测电路接收该测试资料信号后,得到该测试输出信号;以及串列式输出该测试输出结果。18.如申请专利范围第17项所述之测试方法,其中该测试指令信号包括:一测试资料选择栏位、一测试模式栏位、一选择栏位、一强迫错误栏位以及一保留栏位。19.如申请专利范围第18项所述之测试方法,其中该测试资料信号系从解码该测试资料选择栏位而得。20.一种测试系统,用以测试一晶片中之一待测电路模组,该测试系统系整合于该晶片中,并接收由一测试机台(Test Machine)串列式(Serial)输出之一参考时脉以及一测试输入信号,该测试系统包括:一串列/平行互换电路,用以串列式接收该参考时脉及该测试输入信号以平行式(Parallel)产生一测试指令信号,该串列/平行互换电路更回传一测试输出信号至该测试机台;一指令埠,用以接收并储存该测试指令信号;一解码器,解码该测试指令信号成一第一解码后信号与一第二解码后信号,该待测电路模组系回应于该第一解码后信号而产生一输出信号;以及一状态机,回应于该第二解码后信号与该输出信号而产生该测试输出信号,该测试输出信号系回传至该测试机台。21.如申请专利范围第20项所述之测试系统,其中该状态机系一控制电路。22.如申请专利范围第21项所述之测试系统,其中该待测电路模组系一嵌入式静态随机存取记忆体。23.如申请专利范围第22项所述之测试系统,更包括一比较电路,用以比较该第一解码后信号与该输出信号而产生一比较信号,该比较信号系输入至该状态机。24.如申请专利范围第21项所述之测试系统,其中该待测电路模组系一暂存器。图式简单说明:第一图绘示本发明实施例之测试指令之资料结构图。第二图绘示本发明实施例之测试系统之方块图。第三图绘示本发明之另一种测试系统之方块图。第四图A-第四图C绘示依照本发明实施例之测试指令埠之波形图。第五图绘示本发明应用于测试记忆体之测试流程图。 |
