| 主权项 |
1.一种制造DRAM单元于半导体基板上之方法,包括下列步骤:提供为氮化矽所包围之多晶矽化金属闸极结构于闸极绝缘层上,其具有位于为该氮化矽所包围之多晶矽化金属闸极结构边缘的第一间隙壁,以及在未为该为氮化矽所覆盖之多晶矽化金属闸极结构这该半导体基板区域中的源极/汲极区;形成自行校准接触(SAC)窗口于第一绝缘层中,其中该SAC窗口位于该为氮化矽所包围之多晶矽化金属闸极结构间,且该SAC窗口将暴露出该源极/汲极区;形成一第一导电插塞结构于第一SAC窗口中,而形成一第二导电插塞结构于第二SAC窗口中;形成一位元线窗口于第二绝缘层中,以暴露出该第一导电插塞结构的顶端表面;形成为氮化矽所包围之位元线结构,其具有位于为该氮化矽所包围之位元线结构边缘的第二间隙壁,以接触该第一导电插塞结构的顶端表面;形成一电容器节状物窗口于第三绝缘层与该第二绝缘层中,以暴露出该第二导电插塞结构的顶端表面,并暴露出为该氮化矽所包围之位元线结构的一部份;以及形成一皇冠状电容器结构于该电容器节状物窗口中。2.如申请专利范围第1项所述之方法,其中该闸极绝缘层系为在氧气一蒸汽气氛中热氧化成长至大约60至120厚度的二氧化矽。3.如申请专利范围第1项所述之方法,其中为该氮化矽所包围之多晶矽化金属闸极结构之各多晶矽化金属闸极结构系以经由LPCVD制程所获得之厚度为大约500至2000之覆盖在上面的矽化钨层以及经由LPCVD制程所获得之厚度为大约500至2000的下面多晶矽层所组成,且多晶矽层系于沈积期间经由将砷或磷添加至矽烷气氛中而被动态地掺杂,或者可被本质地沈积并使用砷或磷离子的离子植入而被掺杂。4.如申请专利范围第1项所述之方法,其中为该氮化矽所包围之多晶矽化金属闸极结构之各多晶矽化金属闸极结构系为经由LPCVD或PECVD制程所获得之厚度为大约1000至3000之覆盖在上面的氮化矽层所覆盖。5.如申请专利范围第1项所述之方法,其中位于为该氮化矽所包围之多晶矽化金属闸极结构边缘上的第一间隙壁系由经LPCVD或PECVD制程所沈积厚度为400至800,并接着被施以使用CF4为蚀刻物质的非等向性RIE制程的氮化矽所组成。6.如申请专利范围第1项所述之方法,其中该第一绝缘层系为使用LPCVD或PECVD制程所沈积之厚度为大约8000至12000间的氧化矽,且该第一绝缘层的顶端表面系使用CMP制程而被平坦化。7.如申请专利范围第1项所述之方法,其中位于该第一绝缘层中的该SAC窗口系经由使用CHF3为蚀刻物质的RIE制程而形成。8.如申请专利范围第1项所述之方法,其中该第一导电插塞结构系经使用LPCVD制程所获得之厚度为大约4500至6500的多晶矽层沈积的多晶矽所组成,并在沈积期间经由将砷或磷添加至矽烷气氛中而被动态地掺杂,或者经由砷或磷离子植入而被掺杂,接着并使用以Cl2作为蚀刻物质的非等向性RIE制程或使用CMP制程而进行刻画制程。9.如申请专利范围第1项所述之方法,其中该第二绝缘层系为使用LPCVD或PECVD制程而沈积大约1000至2000厚度的氧化矽。10.如申请专利范围第1项所述之方法,其中该位元线窗口系经由使用CHF3为蚀刻物质的非等向性RIE制程而被形成于该第二绝缘层中。11.如申请专利范围第1项所述之方法,其中被使用为被该氮化矽所包围之位元线结构之组成多晶矽化金属结构系以经由LPCVD制程所获得之厚度为大约500至2000之覆盖在上面的矽化钨层以及经由LPCVD制程所获得之厚度为大约500至2000的下面多晶矽层所组成,而多晶矽层系于沈积期间经由将砷或磷添加至矽烷中而被动态地掺杂,或者使用砷或磷离子的离子植入而被掺杂。12.如申请专利范围第1项所述之方法,其中为该氮化矽所包围之位元线结构的多晶矽化金属结构系为经LPCVD或PECVD制程所获得之厚度为大约1000至3000的氮化矽层所覆盖。13.如申请专利范围第1项所述之方法,其中位于为该氮化矽所包围之位元线结构边缘上的该第二间隙壁系使用LPCVD或PECVD制程所沈积厚度为400至800的氮化矽层沈积的氮化矽所组成,其并接着施以使用CF4为蚀刻物质的非等向性RIE制程。14.如申请专利范围第1项所述之方法,其中该第三绝缘层系为使用LPCVD或PECVD制程所沈积之厚度为大约10000至15000间的氧化矽。15.如申请专利范围第1项所述之方法,其中该电容器节状物窗口系经由使用CHF3作为蚀刻物质的选择性RIE制程而被形成于该第三绝缘层与该第二绝缘层中。16.如申请专利范围第1项所述之方法,其中该皇冠状之堆叠电容器结构的储存节状物结构系经由使用LPCVD的多晶矽层沈积至大约500至1500的厚度,并在沈积期间将砷或磷添加于矽烷气氛中而被动态地掺杂,其次,施加一CMP制程以将多晶矽区域由该第三绝缘层顶端表面移除。17.一种以皇冠状电容器结构位于电容器节状物窗口中且该皇冠状电容器结构自行校准于为氮化矽所包围之位元线结构为特征之制造DRAM单元于半导体基板上的方法,其包括下列步骤:形成为氮化矽所覆盖之多晶矽化金属闸极结构于二氧化矽闸极绝缘层上;形成第一氮化矽间隙壁于为该氮化矽所覆盖之多晶矽化金属闸极结构边缘上,而产生为氮化矽所包围之多晶矽化金属闸极结构;形成源极/汲极区于未被为该氮化矽所包围之多晶矽化金属闸极结构所覆盖的该半导体基板区域中;沈积一第一层氧化矽层;将该第一氧化矽层平坦化;形成自行校准接触(SAC)窗口于该第一氧化矽层中,以暴露出该源极/汲极区;沈积一第一多晶矽层以暴露出该SAC窗口;将该第一多晶矽层由该第一氧化矽层的顶端表面移除,而使得一第一多晶矽插塞结构于第一SAC窗口中形成,其中该第一多晶矽插塞结构系位于第一源极/汲极区上并与其接触;并且使得一第二多晶矽插塞结构于第二SAC窗口中形成,其中该第二多晶矽插塞结构系位于第二源极/汲极区上并与其接触;沈积一第二氧化矽层;形成一位元线窗口于该第二氧化矽层中,以暴露出该第一多晶矽插塞结构的顶端表面;沈积一第二多晶矽层;沈积一矽化钨层;沈积一第三氧化矽层;沈积一氮化矽层;将该氮化矽层、该第三氧化矽层、该矽化钨层与第二多晶矽层刻画,以产生为氮化矽所覆盖之位元线结构于该位元线窗口中,且为氮化矽所覆盖之位元线结构的一部份系位于该第二氧化矽层顶端表面上;形成第二氮化矽间隙壁于该为氮化矽所覆盖之位元线结构的边缘上,而产生为该氮化矽所包围之位元线结构;沈积一第四氧化矽层;形成该电容器节状物窗口于该第四氧化矽层中以及该第二氧化矽层中,以暴露出该第二多晶矽插塞结构的顶端表面并暴露出为该氮化矽所包围之位元线结构的一部份;形成一多晶矽储存节状物结构于该电容器节状物窗口中;形成一介电层于该多晶矽储存节状物结构上;以及形成一多晶矽上电极结构于该介电层上,以产生该皇冠状电容器结构于该电容器节状物窗口中,而该皇冠状电容器结构系自行校准于为该氮化矽所包围的位元线结构。18.如申请专利范围第17项之所述方法,其中该第一氧化矽层系经由LPCVD或PECVD制程沈积大约8000至12000间厚度。19.如申请专利范围第17项之所述方法,其中该SAC窗口系经由使用CHF3为蚀刻物质的RIE制程而被产生于该第一氧化矽层中。20.如申请专利范围第17项之所述方法,其中用于该多晶矽插塞结构的该第一多晶矽层系使用LPCVD制程沈积大约4500至6500间之厚度,并将砷或磷添加至矽烷气氛中而于沈积中被动态地掺杂,或者可被本质地沈积并使用砷或磷的离子植入而被掺杂。21.如申请专利范围第17项之所述方法,其中该第二氧化矽层系使用LPCVD或PECVD制程而被沈积大约1000至2000的厚度。22.如申请专利范围第17项之所述方法,其中为该氮化矽所覆盖之位元线结构的组成系为:经由LPCVD或PECVD所获得之厚度为大约1000至3000之覆盖在上面的氮化矽层;经由LPCVD或PECVD所获得之厚度为大约200至1000的一第三氧化矽层;经由LPCVD制程所获得之厚度为大约500至2000的矽化钨层;经由LPCVD制程所获得之厚度为大约500至2000的第二多晶矽层,其并于沈积中被动态地掺杂,或者可被本质地沈积并使用砷或磷离子的离子植入而被掺杂。23.如申请专利范围第17项之所述方法,其中位于为该氮化矽所包围之位元线结构边缘的该第二氮化矽间隙壁系经由氮化矽层的LPCVD或PECVD沈积为大约400至800间的厚度,并接着施以使用CF4作为蚀刻物质的非等向性PIE制程而形成。24.如申请专利范围第17项之所述方法,其中该第四氧化矽层系经由LPCVD或PECVD制程沈积大约10000至15000之厚度。25.如申请专利范围第17项之所述方法,其中该电容器节状物窗口系经由使用CHF3作为蚀刻物质的选择性RIE制程而被形成于该第四氧化矽层中以及该第二氧化矽层中。26.如申请专利范围第17项之所述方法,其中形成于该电容器节状物窗口中并自行校准于该为氮化矽所包围之位元线结构的该皇冠状电容器结构的组成为:厚度大约500至1500的一下面多晶矽储存节状物结构;诸如Ta2O5或氧化矽厚度大约为40至80的ONO之一电容器介电层;以及厚度大约1000至1500的一上面多晶矽上电极。图式简单说明:第一图A,第二图,第三图,第四图A,第五图,第六图A,第七图,第八图A,第九图与第十图系以剖面形式示意地表示用于DRAM单元产生之主要制造步骤,其中,一皇冠状电容器结构系自行校准于为氮化矽所包围之位元线结构而被形成。第一图B,第四图B,第六图B与第八图B系示意地表示用于产生以本发明为特征之DRAM之主要制造步骤的上视图。 |
