| 主权项 |
1.一种DRAM-晶胞配置,其特征为:-具有记忆体晶胞,其含有一以垂直式MOS电晶体所构成之选择电晶体以及一个记忆体电容器,-半导体结构具有二个相对之边缘,-半导体结构至少包含该选择电晶体之二个源极/汲极区(S/D1a)以及一个配置于其下方之通道区(Kaa),-源极/汲极区(S/D1a)是与半导体结构之二个边缘相邻接,-通道区(Kaa)是与半导体结构之二个边缘中之一相邻接,闸极介电质(Gda)是与半导体结构相邻接,-与第一字线(W1a)相连接之闸极电极是与闸极介电质(Gda)相邻接,-可防止通道扩大之元件在选择电晶体通道区(Kaa)之高度中是配置在半导体结构二个边缘中之另一边缘上,-第二字线(W1a)是配置在该可防止通道扩大之元件附近且位于半导体结构外部,-第一源极/汲极区(S/D1a)是与记忆体电容器相连接,-第二源极/汲极区(S/D2a)是与位元线(B1a)(其垂直于字线(W1a)而延伸)相连接。2.如申请专利范围第1项之DRAM-晶胞配置,其中-该可防止通道扩大之元件是一种通道-停止-区(Ca)。3.如申请专利范围第1或第2项之DRAM-晶胞配置,其中-第二源极/汲极区(S/D2a)相对于轴A(其垂直于基体(le)之表面(0e)而延伸)而配置在第一源极/汲极区(S/D1e)上方,-记忆体电容器配置在基体(le)内部。4.如申请专利范围第1或第2项之DRAM-晶胞配置,其中-第一源极/汲极区(S/D1d)相对于轴(A)(其系垂直于基体(1d)之表面(0d)而延伸)而言是配置于第二源极/汲极区(S/D2d)上方,-第二源极/汲极区(S/D2d)是字线(B1d)之一部份,-相邻之位元线(B1d)是藉由第一隔离结构(I1d)而互相隔离。5.如申请专利范围第1或第2项之DRAM-晶胞配置,其中-位元线相对地轴(A)(其系垂直于基体(la)之表面(0a)而延伸)而言是配置于第二源极/汲极区(S/D2a)之下方及侧面,-位元线(B1a)经由导电性结构而与第二源极/汲极区(S/D2a)相连接,-通道区(Kaa)是配置于第二源极/汲极区(S/D2a)上方且第一源极/汲极区(S/D1a)是配置于通道区(Kaa)上方。6.如申请专利范围第5项之DRAM-晶胞配置,其中-第二扩散区(D2b)围绕位元线(B1b),-基体(1b)是以第一导电型来掺杂,-第二扩散区(D2b)是以和第一导电型式相反之第二导电型式来掺杂,-导电性结构含有第一扩散区。7.如申请专利范围第5项之DRAM-晶胞配置,其中-位元线(B1c)藉由第三隔离结构(I3c)而与基体(1c)在电性上相隔离,-导电性结构(Lc)含有掺杂之多晶矽和第一扩散区(D1c)。8.如申请专利范围第5项之DRAM-晶胞配置,其中-位元线(B1a)配置在基体(1a)内部而成为一种由第二导电型所掺杂之区域,基体是由与第二导电型相反之第一导电型所掺杂,-导电性结构包含第一扩散区(D1a)。9.如申请专利范围第1或第2项之DRAM-晶胞配置,其中-具有折叠式位元线(B1a),-字线(W1a)和位元线(B1a)基体上是以直线方式延伸,-每二条字线(W1a)沿着第二沟渠(G2a)而延伸,-记忆体晶胞之沿着字线(W1a)之一而相邻之半导体结构之第一边缘是与第二沟渠(G2a)之一的第一边缘(2F1a)相叠合,-记忆体晶胞之沿着字线(W1a)而相邻之半导体结构之第二边缘是与相邻之第二沟渠(G2a)之第二边缘(2F2a)相叠合,-记忆体晶胞之可防止通道扩大之元件是沿着字线(W1a)而相邻,且此种元件交替地配置在第二沟渠(G2a)之第一边缘(2F1a)和相邻之第二沟渠(G2a)之第二边缘(2F2a)上,-每第二个沿着字线(W1a)而相邻之记忆体晶胞之选择电晶体之闸极电极(Gaa)是与字线(W1a)相连接,-闸极电极(Gaa)是字线(W1a)之一部份。10.如申请专利范围第9项之DRAM-晶胞配置,其中-沿着位元线(B1a)而相邻之记忆体晶胞之上述元件(其可防止通道之扩大)全部配置在第二沟渠(G2a)之第一边缘(2F1a)或全部配置在第二边缘(2F2a)上。11.如申请专利范围第1或第2项之DRAM-晶胞配置,其中-字线(W1d)和位元线(B1d)基本上是以直线方式延伸,-每一字线(W1d)沿着第二沟渠(G2d)而延伸,-记忆体晶胞之沿着字线(W1d)而相邻之半导体结构之第一边缘是与第二沟渠(G2d)之第一边缘相叠合,-记忆体晶胞之沿着字线(W1d)而相邻之半导体结构之第二边缘是与另一个第二沟渠(G2d)之第二边缘(G2d)相叠合,-沿着位元线(B1d)而相邻之记忆体晶胞之上述元件(其可防止通道之扩大)全部配置在第二沟渠(G2d)之第一边缘或全部配置在第二边缘(2F2d)上,-沿着字线(W1d)而相邻之记忆体晶胞之选择电晶体之闸极电极(Gad)是与字线(W1d)相连接,-闸极电极(Gad)是字线(W1d)之一部份。12.如申请专利范围第11项之DRAM-晶胞配置,其中-记忆体晶胞之可防止通道扩大之上述元件全部配置在第二沟渠(G2d)之第一边缘或全部配置在第二边缘(2F2d)上。13.一种DRAM-晶胞配置之制造方法,其特征为:-在基体(1a)中产生互相平行而延伸之第二沟渠(G2a),使得在二个第二沟渠(G2a)之间产生一个半导体结构,半导体结构至少含有垂直式选择电晶体之二个源极/汲极区(S/D1a)中之一以及一个配置于其下方之通道区(Kaa),其中源极/汲极区(S/D1a)邻接于半导体结构之二个相对之由第二沟渠(G2a)所形成之边缘,-在半导体结构中在通道区(Kaa)之高度中产生一个通道-停止-区(Ca),其中此半导体结构之二个边缘中之一须被遮盖且此二个边缘中之另一个须进行倾斜式植入,-半导体结构之二个边缘须设置闸极介电电质(Gda)。-在第二沟渠(G2a)中产生字线(W1a),-产生记忆体电容器,其是与二个源极/汲极区(S/D1a)中之第一个相连接,-产生一条与字线(W1a)垂直而延伸之位元线(B1a),此条位元线(B1a)是与二个源极/汲极区(S/D2a)中之第二个相连接。14.如申请专利范围第13项之方法,其中-须产生字线(W1a),其中在产生第二沟渠(G2a)之后须沈积导电性材料且进行回蚀刻直至在第二沟渠(G2a)中分别产生间隔层形式之二条字线(W1a),-沿着字线(W1a)中之一而相邻的记忆体晶胞之通道-停止-区(Ca)交替地邻接于第二沟渠(G2a)之第一边缘(2F1a)以及相邻接之第二沟渠(G2a)之第二边缘(2F2a),字线(W1a)配置在第一边缘(2F1a)中。15.如申请专利范围第13项之方法,其中-须产生字线(W1a),其中第二沟渠(G2a)以导电性材料填入。-沿着位元线(B1d)而相邻之记忆体晶胞之通道-停止-区(Ca)全部邻接于第二沟渠(G2d)之第一边缘或全部邻接于第二边缘(2Fld)。16.如申请专利范围第13,14或15项之方法,其中-在源极/汲极区(S/D1b)(通道区(Kab)配置于S/D1b下方)上方产生一种由绝缘材料构成之第一辅助层(H1b)以及由半导体材料构成之第二辅助层(H2b),-接触区(Kb)对源极/汲极区(S/D1b)是以自动调整方式产生,其系在字线(W1b)产生之后,a)产生第二隔离结构(I2b),其中须沈积绝缘材料且加以整平直至第二辅助层(H2b)裸露为止,b)去除第二辅助层(H2b),其中须选择性地对绝缘材料而对半导体材料进行蚀刻,c)须对绝缘材料进行蚀刻直至第一辅助层(H1b)去除且第一源极/汲极区(S/D1b)或第二源极/汲极区(S/D2e)裸露为止,d)须沈积导电性材料且进行蚀刻,因此可产生各接触区(kb)。17.如申请专利范围第16项之方法,其中-在通道区(Kae)用之层(SKe)中产生条形互相平行而延伸之区域(Ge)以用于第二源极/汲极区(S/D2e)中,-在第二源极/汲极区(S/D2e)上方或第二辅助层(H2e)上方产生由绝缘材料构成之第四辅助层(H4e),由半导体材料构成之第五辅助层以及同绝缘材料构成之第三辅助层(H3e),-为了产生第二沟渠(G2e),至少须对第三辅助层(H3e),第四辅助层(H4e),以及第五辅助层(H5e)进行结构化,-须产生第二沟渠(G2e),其中须对半导体材料进行蚀刻,而第三辅助层(H3e)是作为遮罩用,-随后去除第三辅助层(H3e),-在产生通道-停止-区(Ce)之后沈积一种绝缘材料且将其整平直至第五辅助层(H5e)裸露为止,-藉助于遮罩(其未覆盖第二源极/汲极区(S/D2e)所用之区域(Ge))以去除一部份绝缘材料,其中第五辅助层(H5e)可保护第四辅助层(H4e),-邻接于第二沟渠(G2e)之底部藉由植入和退火程序而产生第一源极/汲极区(S/D1e),-产生电容器之记忆体节点(Sp),其中须蚀刻半导体材料;产生电容器介电质(Kde)且随后沈积导电性材料以及进行蚀刻直至记忆体节点之高度位于第一源极/汲极区(S/D1)之区域中为止,于是去除第五辅助层(H5e)且第四辅助层(H4e)可保护第二源极/汲极区(S/D2e)或第二辅助层(H2e),-然后去除电容器介电质(Kde)之一部份以及沈积导电性材料且进行回蚀刻,使得记忆体节点(Sp)分别与第一源极/汲极区(S/D1e)中之一相连接,-然后产生闸极介电质(Gde),-然后产生字线(W1e)。18.如申请专利范围第13,14或15项之方法,其中-第一源极/汲极区(S/D1a)相对于轴(A)(其系垂直于基体(1a)之表面(0a)而延伸)而形成于第二源极/汲极区(S/D2a)上方,-产生互相平行而延伸之第一沟渠(G1a),-第一沟渠(G1a)至少一部份以绝缘材料(其邻接于位元线(B1a)填入直至第一沟渠(G1a)之上(upper)边缘为止,-以垂直于第二沟渠(G1a)之方式而产生第二沟渠(G2a)(其一部份较第一沟渠(G1a)还平坦),其中藉助于遮罩而对绝缘材料和半导体材料进行蚀刻,-由绝缘材料而产生第一隔离结构(I1a),其使沿着第二沟渠(G2a)而相邻之记忆体晶胞互相隔离。19.如申请专利范围第18项之方法,其中-在第二沟渠(G2a)中产生底部结构(Ba),其形成平坦之底部,其中须沈积此种至少填入第二沟渠(G2a)中之材料,且须进行蚀刻直至一相对于轴(A)而言较第二沟渠(G2a)之原始最高深度还高之深度处。20.如申请专利范围第18项之方法,其中-在第二源极/汲极区(S/D2a)上产生第一隔离结构(I1a)之后产生一种由绝缘材料构成之第一辅助层(H1a)且进行结构化。-字线(W1a)以其一部份邻接于第一辅助层(H1a)之方式而形成。21.如申请专利范围第19项之方法,其中-第二源极/汲极区(S/D2a)上或第一辅助层(H1a)上产生第一隔离结构(I1a)之后产生第二辅助层(H2a)以及其上之第三辅助层(H3a),-为了产生第二沟渠(G2a)须对第二辅助层(H2a)和第三辅助层(H3a)进行结构化,-须产生第二沟渠(G2a),其中须对半导体材料进行蚀刻,其中第三辅助层(H3a)作为第一遮罩,-在产生第二沟渠(G2a)之底部结构(Ba)时以第二辅助层(H2a)作为第二遮罩。22.如申请专利范围第20项之方法,其中-第二源极/汲极区(S/D2a)上或第一辅助层(H1a)上产生第一隔离结构(I1a)之后产生第二辅助层(H2a)以及其上之第三辅助层(H3a),-为了产生第二沟渠(G2a)须对第二辅助层(R2a)和第三辅助层(H3a)进行结构化,-须产生第二沟渠(G2a),其中须对半导体材料进行蚀刻,其中第三辅助层(H3a)作为第一遮罩,-在产生第二沟渠(G2a)之底部结构(Ba)时以第二辅助层(H2a)作为第二遮罩。23.如申请专利范围第18项之方法,其中-第一源极/汲极区(S/D1d)相对于轴(A)(垂直于基体ld)之表面(0d)而延伸)而言是形成在第二源极/汲极区(S/D2d)上方,-第二源极/汲极区(S/D2d)形成位元线(B1d)之一部份,-须产生第一隔离结构(I1d),其使相邻之位元线(B1d)在电性上互相隔离。24.如申请专利范围第23项之方法,其中-须产生位元线(B1d)用之层(SBd),通道区(Kad)用之层(SKd)以及第一源极/汲极区(S/D1d)用之层(SSd),-须产生第一沟渠(G1d),使其切割位元线(B1d)用之层(SBd),于是可产生位元线(B1d)和第二源极/汲极区(S/D2d)(其是作为位元线(B1d)之一部份),-须生产第一隔离结构(I1d),其可使位元线(B1d)在电性上互相隔离,其中第一沟渠(G1d)是以绝缘材料填入,-须产生第二沟渠(G2d),使其不须切割位元线(B1d)用之层(SBd)而延伸到层(SBd)中,这样即可产生第一源极/汲极区(S/D1d)通道区(Kad)以及作为位元线(B1d)之一部份的第二源极/汲极区(S/D2d)。25.如申请专利范围第13,14或15项之方法,其中-位元线(B1a)相对于轴(A)(其系垂直于基体(la)之表面(0a)而延伸,基体含有半导体材料)是形成在选择电晶体之第二源极/汲极区(S/D2a)之下方和侧面,-须产生导电性结构(L1a),其系将位元线(B1a)与第二源极/汲极区(S/D2a)相连接,-选择电晶体之通道区(Kaa)形成于第二源极/汲极区(S/D2a)上方且选择电晶体之第一源极/汲极区(S/D1a)形成于通道区(Kaa)上方。26.如申请专利范围第18项之方法,其中-位元线(B1a)相对于轴(A)(其系垂直于基体(la)之表面(0a)而延伸,基体含有半导体材料)是形成在选择电晶体之第二源极/汲极区(S/D2a)之下方和侧面,-须产生导电性结构(L1a),其系将位元线(B1a)与第二源极/汲极区(S/K2a)相连接,-选择电晶体之通道区(Kaa)形成于第二源极/汲极区(S/D2a)上方且选择电晶体之第一源极/汲极区(S/D1a)形成于通道区(Kaa)上方。27.如申请专利范围第26项之方法,其中-位元线(B1a)沿着第一沟渠(G1a)而产生,-第一隔离结构(I1a)产生于位元线(B1a)上方。28.如申请专利范围第27项之方法,其中-为了产生位元线(B1b),则第一沟渠(G1b)之一部份须填入以第二导电型来掺杂之多晶矽,-藉由退火步骤,使掺杂物质由掺杂之多晶矽扩散至周围中,于是产生第二扩散区(D2b),其将位元线(B1b)月与基体(1b)相隔离,-基体(1b)是由与第二导电型相反之第一导电型来掺杂,-邻接于第二沟渠(G2b)之底部藉由植入和退火程序而产生第二源极/汲极区(S/D2b),-须产生导电性结构,其中须去除第一沟渠(G1b)与第二沟渠(G2b)相交之区域中之绝缘材料,于是可使位元线的一部份裸露出来,且藉由倾斜式植入而在第二沟渠(G2b)内部产生第一扩散区。29.如申请专利范围第27项之方法,其中-为了使位元线(B1c)和基体(1c)相隔离,则第一沟渠之侧面须设置第三隔离结构(13c),-然后为了产生位元线(B1c),第一沟渠(G1c)的一部份须填入导电性材料,-邻接于第二沟渠(G2c)之底部藉由植入和退火程序而产生由第二导电型所掺杂之第二源极/汲极区(S/D2c),-须产生导电性结构(L),其含有掺杂之多晶矽和第一扩散区(D1c),其中,a)须去除第二沟渠(G2c)(其一部份是与第一沟渠(G1c)相重叠且一部份不与第一沟渠(G1c)相重叠)区域中之绝缘材料,于是使位元线之一部份裸露出来,b)须沈积由第二导电型所掺杂之多晶矽且进行回蚀刻,c)藉由退火程序使已掺杂之多晶矽之掺杂物质扩散至周围中,于是产生第一扩散区(D1c),其使掺杂之多晶矽和基体(1c)相隔离。30.如申请专利范围第27项之方法,其中-基体(1a)是由第一导电型所掺杂,-藉由植入和退火程序产生由和第一种导电型相反之第二导电型所掺杂之位元线(B1a)且邻接于第一沟渠(G1a)之底部,-邻接于第二沟渠(G2a)之底部藉由植入和退火程序而产生第二源极/汲极区(S/D2a),-须产生导电性结构,在第一沟渠(G1a)与第二沟渠(G2a)相交之区域中须去除绝缘材料,使位元线(B1a)之一部份裸露出来,且藉由倾斜式植入而在第二沟渠(G2a)内部产生第一扩散区(D1a)。31.如申请专利范围第27项之方法,其中-邻接于第二沟渠(G2a)之底部藉由植入和退火程序而产生第二源极/汲极区(S/D2a),-在植入第二源极/汲极区(S/D2a)之后以及产生导电性结构之前对半导体材料进行蚀刻,使第二沟渠(G2a)之一部份较深,但仍保持较位元线(B1a)还高,-在产生导电性结构之后产生第二沟渠(G2a)之底部结构(Ba)。32.如申请专利范围第28项之方法,其中-邻接于第二沟渠(G2a)之底部藉由植入和退火程序而产生第二源极/汲极区(S/D2a),-在植入第二源极/汲极区(S/D2a)之后以及产生导电性结构之前对半导体材料进行蚀刻,使第二沟渠(G2a)之一部份较深,但仍保持较位元线(B1a)还高,-在产生导电性结构之后产生第二沟渠(G2a)之底部结构(Ba)。33.如申请专利范围第29项之方法,其中-邻接于第二沟渠(G2a)之底部藉由植入和退火程序而产生第二源极/汲极区(S/D2a),-在植入第二源极/汲极区(S/D2a)之后以及产生导电性结构之前对半导体材料进行蚀刻,使第二沟渠(G2a)之一部份较深,但仍保持较位元线(B1a)还高,-在产生导电性结构之后产生第二沟渠(G2a)之底部结构(Ba)。34.如申请专利范围第30项之方法,其中-邻接于第二沟渠(G2a)之底部藉由植入和退火程序而产生第二源极/汲极区(S/D2a),-在植入第二源极/汲极区(S/D2a)之后以及产生导电性结构之前对半导体材料进行蚀刻,使第二沟渠(G2a)之一部份较深,但仍保持较位元线(B1a)还高,-在产生导电性结构之后产生第二沟渠(G2a)之底部结构(Ba)。图式简单说明:第一图显示第一基体(其含有沈积所用之层)之横切面,其中产生源极/汲极区所用之层。第二图在第一沟渠,位元线和第一隔离结构产生之后第一图之横切面。第三图a在产生第一辅助层,第二辅助层,第三辅助层,第二沟渠,第一源极/汲极区,通道区,第二间隔层和第二源极/汲极区之后一种垂直于第二图之横切面图。第三图b在第三图a之各步骤之后第二图之横切面图。第四图a在第一接触区(显示在第四图b中),底部结构和通道-停止-区产生之后第三图a之横切面。第四图b在第四图a之各步骤之后第三图b之横切面图。第五图第一基体之俯视图,其中显示第一光阻遮罩,第二光阻遮罩(通道-停止-区是藉助于此二遮罩而产生)以及第一沟渠,第二沟渠。第六图在产生闸极介层质,字线,闸极电极,第二隔离结构,接触区,电容器第一板面,电容器介电质和电容器第二板面之后第四图a之横切面图。第七图在产生通道区用之层,源极/汲极区用之层,第一遮罩,第一沟渠,位元线和第二扩散区之后第二基体之横切面图。第八图在产生第二沟渠,第二源极/汲极区,第一扩散区(在此图中未显示),底部结构,通道-停止-区,闸极介电质,字线,闸极电极,第二隔离结构,接触区,电容器第一板面,电容器介电质和电容器第二板面之后与第七图之横切面相垂直之横切面图。第九图在产生通道区用之层,源极/汲极区用之层,第一遮罩,第一沟渠,第三隔离结构和位元线之后第三基体之横切面图。第十图a在产生第一隔离结构(显示在第十图b中),第一辅助层,第二辅助层,第四辅助层,第五辅助层,第三辅助层,第二沟渠,第二间隔层和第二源极/汲极区以及第二沟渠的一部份大约蚀刻到某一深度之后第三基体之与第九图之横切面相垂直之横切面图。第十图b在第十图a之各步骤之后第九图之横切面图。第十一图a在产生一种由多晶矽所构成之结构以作为导电性结构之一部份且产生第一扩散区之后第十图a之横切面图。第十一图b在第十一图a之各步骤之后第十图b之横切面图。第十二图a在产生底部结构,闸极介电质,字线,闸极电极,第二隔离结构,接触区,电容器第一板面,电容器介电质和电容器第二板面之后第十一图a之横切面图。第十二图b在第十二图a之各步骤之后第十一图b之横切面图。第十三图在产生位元线用之层,通道区用之层以及源极/汲极区用之层之后第四基体之横切面图。第十四图a在产生第一沟渠(显示在第十四图b中),第一隔离结构层(显示在第十四图b),第三辅助层以及第二沟渠之后第十三图之横切面图。第十四图b在第十四图a之步骤之后第四基体之垂直于第十四图之横切面之横切面图,此横切面沿着第二沟渠而延伸。第十五图a在产生通道-停止-区,闸极介电质,字线,闸极电极,第二隔离结构,接触区,电容器第一板面,电容器介电质和电容器第二板面之后第十四图a之横切面图。第十五图b在第十五图a之步骤之后第十四图b之横切面图。第十六图在产生通道区用之层和掺杂区之后第五基体之横切面图。第十七图在产生第四辅助层,第二沟渠,通道-停止-区,第一源极/汲极区,电容器介电质和记忆体节点之后第十六图之横切面图。第十八图在产生连接区,闸极介电极,第二隔离结构,字线,闸极电极以及位元线之后第十七图之横切面图。 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