| 主权项 |
1.一种产生一控制时钟的DLL电路,该控制时钟系自 一第一时钟延迟一规定相位,该DLL电路包含: 一第一可变化延迟电路,该第一可变化延迟电路输 入该第一时钟并且产生该控制时钟; 一第一延迟回路,该第一延迟回路输入该第一时钟 并且包含串接的一第二可变化延迟电路和一第三 可变化延迟电路; 一第一相位比较器,该第一相位比较器将一参考时 钟的相位与一自该第一延迟回路输出之第一可变 化时钟的相位做比较,该参考时钟具有一个相等于 自该第一时钟相位延迟360之一整数因数的相位延 迟,该第一相位比较器产生一个对应于这相位差的 第一相位比较结果讯号; 一第一延迟控制电路,该第一延迟控制电路接收该 第一相位比较结果讯号并且供应一个使该参考时 钟与该第一可变化时钟之相位一致的第一延迟控 制讯号到该第二可变化延迟电路和该第一可变化 延迟电路;及 一侦测电路,该侦测电路产生一个使该第三 可变化延迟电路具有该第一时钟之(=360-)之 延迟时间的第二延迟控制讯号。2.如申请专利范 围第1项所述之DLL电路,其中,该侦测电路包含: 一第二延迟回路,该第二延迟回路输入该第一时钟 并且包含数个串接的可变化延迟电路; 一第二相位比较器,该第二相位比较器将该参考时 钟的相位与一从该第二可变化回路输出之第二可 变化时钟的相位做比较,并且产生一个对应于该相 位差的第二相位比较结果讯号;及 一第二延迟控制电路,该第二延迟控制电路接收该 第二相位比较结果讯号并且分别供应该使得该参 考时钟与该第二可变化时钟之相位一致的第二延 迟控制讯号到构成该第二延迟回路的该数个可变 化延迟电路。3.如申请专利范围第2项所述之DLL电 路,其中,该是为超过180。4.如申请专利范围第2 或3项所述之DLL电路,其中,该可变化延迟电路包含 数个串接的逻辑闸,而且该等逻辑闸的级数可以藉 着该延迟控制讯号来可变化地设定。5.如申请专 利范围第2或3项所述之DLL电路,进一步包含一个接 收一外部时钟并输出该第一时钟的输入缓冲器;一 个接收由该第一可变化延迟电路所产生之控制时 钟并且在该控制时钟之时序处产生一规定输出的 输出电路;及一个具有与该输入援冲器相同之延迟 时间的假输入缓冲器和一个具有与该输出电路相 同之延迟时间的假输出电路,该假输入缓冲器和该 假输出电路皆系设于该第一延迟回路中。6.一种 产生自一外部时钟延迟一规定相位之资料输出 的半导体记忆体元件,包含: 一输出电路,该输出电路接收一控制时钟并且产生 该资料输出; 一输入缓冲器,该输入缓冲器接收该外部时钟并且 输出一第一时钟; 一第一可变化延迟电路,该第一可变化延迟电路输 入该第一时钟并且根据一第一延迟控制讯号产生 该控制时钟;及 一DLL电路,该DLL电路产生该第一延迟控制讯号; 其中。该DLL电路包含: 一第一延迟回路,该第一延迟回路输入该第一时钟 并且包含串接的一第二可变化延迟电路和一第三 可变化延迟电路; 一第一相位比较器,该第一相位比较器将一参考时 钟的相位与一自该第一延迟回路输出之第一可变 化时钟的相位做比较,该参考时钟具有一个相等于 自该第一时钟相位延迟360之一整数因数的相位延 迟,该第一相位比较器产生一个对应于这相位差的 第一相位比较结果讯号; 一第一延迟控制电路,该第一延迟控制电路接收该 第一相位比较结果讯号并且供应该使该参考时钟 与该第一可变化时钟之相位一致的第一延迟控制 讯号到该第二可变化延迟电路和该第一可变化延 迟电路;及 一侦测电路。该侦测电路产生一个使该第 三可变化延迟电路具有该第一时钟之(=360-) 之延迟时间的第二延迟控制讯号。7.如申请专利 范围第6项所述之半导体记忆体元件,其中,该侦 测电路包含: 一第二延迟回路,该第二延迟回路输入该第一时钟 并且包含数个串接的可变化延迟电路; 一第二相位比较器,该第二相位比较器将该参考时 钟的相位与一从该第二可变化回路输出之第二可 变化时钟的相位做比较,并且产生一个对应于该相 位差的第二相位比较结果讯号;及 一第二延迟控制电路,该第二延迟控制电路接收该 第二相位比较结果讯号并且分别供应该使得该参 考时钟与该第二可变化时钟之相位一致的第二延 迟控制讯号到构成该第二延迟回路的该数个可变 化延迟电路。8.如申请专利范围第6或7项所述之半 导体记忆体元件,其中,该是为超过180。9.如申 请专利范围第6或7项所述之半导体记忆体元件,其 中,在该第一延迟回路中,系有一个具有与该输入 缓冲器相同之延迟时间的假输入缓冲器和一个具 有与该输出电路相同之延迟时间的假输出电路。 图式简单说明: 第一图系描绘本发明之实施例之原理的电路图。 第二图显示该实施例之DLL电路的一明确例子。 第三图系第二图中之电路的时序图。 第四图系显示一可变化延迟电路之一例子的电路 图。 第五图描绘一延迟控制电路。 第六图系一相位比较器的详细电路图。 第七图系显示第六图之运作的时序图。 第八图显示为了与第二图中之DLL电路做比较之目 的之一DLL电路的另一例子。 第九图系显示一明确例子的图示,其中,在第二图 和第八图中所显示的DLL电路系被应用到一SDRAM。 第十图系第九图中之该SDRAM的时序图。 |
