| 摘要 |
一种在晶圆阶段崩应测试DRAM或FeRAM的方法。在晶圆阶段的崩应测试中,应力电压会横跨于DRAM或FeRAM的所有储存电容,藉以滤除脆弱的记忆胞。三个焊垫则会加入记忆体晶片以接收崩应信号、字元线电压、应力电压。崩应信号会中断正常记忆体动作,供应所有字元线电力,并将应力电压横跨于记忆胞的储存电容。横跨于储存电容的应力电压是外加应力电压及位元线低压的差值,其经由字元线连接至记忆胞。另外,在晶圆阶段的崩应测试则可以在前段制程滤除脆弱产品并改善产能。 |
| 主权项 |
1.一种崩应DRAM及FeRAM储存胞的电路,包括: a)一崩应信号,调整DRAM或FeRAM电路的条件至适于崩 应测试; b)一第一外加电压,供应字元线电力; c)一第二外加电压,施加应力于该DRAM或该FeRAM的储 存电容;以及 d)一低压,以该崩应信号连接位元线及以该些字元 线连接储存胞。2.如申请专利范围第1项所述的电 路,其中,横跨该些储存电容之一应力电压系该第 二外加电压连接该储存电容一侧及该低压连接该 储存电容另一侧的结果。3.如申请专利范围第1项 所述的电路,其中,该崩应信号控制该DRAM或该FeRAM 以禁止正常记忆体动作及连接横跨该些储存电容 之一应力电压。4.如申请专利范围第1项所述的电 路,其中,该崩应信号、该第一外加电压、该第二 外加电压可在任何封装阶段,包括崩应该DRAM或该 FeRAM的晶圆阶段,连接。5.一种DRAM及FeRAM记忆体的 崩应电路,包括: a)一崩应信号,以一第一信号焊垫连接一DRAM或一 FeRAM; b)一第一外加电压,以一第二信号焊垫连接该DRAM或 该FeRAM的字元线驱动器,藉以供应字元线电力; c)一第二外加电压,以一第三信号焊垫连接该DRAM或 该FeRAM的记忆胞的储存电容的参考侧; d)该崩应信号调整该DRAM或该FeRAM的条件至适于崩 应测试及连接一低压至位元线; e)该低压以供应电力的字元线连接该些记忆胞的 储存电容的细胞侧;以及 f)一应力电压,横跨于该些储存电容且具有该第二 外加电压及该低压间之差値。6.如申请专利范围 第5项所述的崩应电路,其中,该崩应信号将一参考 电压移开该些记忆胞的储存电容,并将位元线经由 一拉降电晶体以连接至地点。7.如申请专利范围 第5项所述的崩应电路,其中,该崩应信号、该第一 外加电压、该第二外加电压系在晶圆阶段的晶圆 崩应期间,施加至DRAM或FeRAM信号垫以滤除脆弱的记 忆体位元。8.一种崩应DRAM及FeRAM记忆体晶片的方 法,包括: a)连接一崩应信号至一记忆体晶片之一第一外加 信号焊垫; b)在该崩应信号的控制下中止正常记忆体动作; c)在该崩应信号的控制下连接一低压至位元线; d)连接一第一外加电压至该记忆体晶片之一第二 外加信号焊垫,藉以供应字元线电力; e)以供应电力的字元线连接该低压至储存电容之 一细胞侧; f)连接一第二外加电压至该记忆体晶片之一第三 外加信号焊垫,藉以连接一应力电压至该些储存电 容之一参考侧;以及 g)进行崩应测试以滤除脆弱的记忆体位元。9.如申 请专利范围第8项所述的方法,其中,连接该低压至 该些位元线是利用拉降电晶体,其连接该些位元线 且由该崩应信号控制。10.如申请专利范围第8项所 述的方法,其中,中止正常记忆体动作包括将该参 考电压自该些储存电容移开,中断字元线电源供应 ,中断更新逻辑。图式简单说明: 第一图是连接崩应信号及测试电压至字元线驱动 器的方块图; 第二图为DRAM或FeRAM记忆体阵列,其具有电压会在崩 应测试期间连接至储存电容,的示意图;以及 第三图为在崩应测试期间施加应力电压至DRAM或 FeRAM的储存电容的方法。 |
