| 主权项 |
1.一种半导体积体电路装置之制造方法,主要系,具有:第1配线,及形成在上述第1配线上之层间绝缘膜,形成在上述层间绝缘膜上之第2配线,而介着形成于上述层间绝缘膜之穿通孔而电气的连结上述第1配线与第2配线之半导体积体电路装置之制造方法,其特征为,包括有:蚀刻上述层间绝缘膜之第1领域,以资形成相对的直径小之第1穿孔之制程;及在上述第1穿通孔内形成针形接电极之制程,及在形成针形接点电极制程后,蚀刻上述层间绝缘膜之第2领域以资形成相对的直径大之第2穿通孔之制程,及在上述层间绝缘膜上形成上述第2配线之制程者。2.如申请专利范围第1项所述之半导体积体电路装置之制造方法,其中在上述第2穿通孔中,上述第2配线系连接于上述第1配线,在上述第1穿通孔中,上述第2配线系介着上述针形接头而连结于上述第1配线者。3.如申请专利范围第1项或第2项所述之半导体积体电路装置之制造方法,其中上述针形接点电极乃背面蚀刻堆积于上述层间绝缘膜上之第1导电膜所形成,上述第1穿通孔之直径为上述第1导电膜之膜厚之2倍以下,上述第2穿通孔之直径为上述第1导电膜之膜厚之2倍以上者。4.如申请专利范围第1项或第2项所述之半导体积体电路装置之制造方法,其中上述第2领域系构成外部接续端子部,而上述第1领域系构成连接于内部电路之配线间之连接部。5.一种半导体积体电路装置,主要系,具有:第1配线,及形成于上述第1配线上之层间绝缘膜,及形成于上述层间绝缘膜上之第2配线,介着形成在上述层间绝缘膜上之穿通孔而电气的连接上述第1配线与上述第2配线之半导体积体电路装置,其特征为在上述层间绝缘膜之第1领域形成相对的直径小之第1穿通孔,在上述层间绝缘膜之第2领域形成相对的直径大之第2穿通孔,在上述第1穿通孔内形成针形接头电极,在上述第2穿通孔内,上述第2配线乃连接于第1配线,在上述第1穿通孔内,上述第2配线乃介着上述针形接头而连接于上述第1配线,上述第2领域乃构成外部连接端子部,上述第1领域乃构成连接于内部电路之配线间之连接部。6.一种半导体积体电路装置,针对具有以第1配线层所构成之复数第1配线和形成于前述第1配线上之层间绝缘膜,和以形成于前述层间绝缘膜上之第2配线层所构成之复数第2配线,介由形成于前述层间绝缘膜上之穿孔,电气连接前述第1配线和前述第2配线之半导体积体电路装置中,其特征系于前述层间绝缘层之第1范围,形成相对径小之第1穿孔,和于前述层间绝缘层之第2范围,形成相对径大之第2穿孔,于前第1穿孔内形成针形接点电极,前述第2穿孔中,前述第2配线接于前述第1配线,前述第1穿孔中,前述第2配线系介由前述针形接点电极连接于前述第1配线,前述针形接点电极系埋入前述第1穿孔内。7.如申请专利范围第5及6项之半导体积体电路装置,其中,前述第1穿孔之口径系前述第1导电膜膜厚之2倍以下,前述第2穿孔之口径系前述第2导电膜膜厚之2倍以上者。8.如申请专利范围第6项之半导体积体电路装置,其中前述第2范围系构成外部连接端子部,前述第1范围系构成连接内部电路配线间之连接部者。9.如申请专利范围第1或2项之半导体积体电路装置之制造方法,其中前述第1穿通孔系向异性蚀刻所形成,前述第2穿通孔系同向性蚀刻所形成。10.如申请专利范围第9项之半导体积体电路装置之制造方法,其中前述第2范围系构成外部连接端子,前述第1范围系构成连接于内部电路之配线间之连接部。11.如申请专利范围第1或2项之半导体积体电路装置之制造方法,其中更具有于前述第2配线上形成第2层间绝缘膜之工程,和蚀刻前述第2层间绝缘膜,形成相对口径小之第3穿通孔的工程,和于前述第3穿通孔埋入针形接点电极之工程,和于前述第3穿通孔埋入针形接电极后,蚀刻前述第2层间绝缘膜,形成相对口径大之第4穿通孔的工程,和于前述第2层间绝缘膜上,形成第3配线之工程者。12.一种半导体积体电路装置之制造方法,其特征系具有于第1配线层上,形成第1层间绝缘膜之工程,和于前述第1层间绝缘膜之第1范围,形成相对口径小之第2穿通孔的工程,和于前述第1穿通孔埋入针形接点电极之工程,和于前述第1穿通孔埋入针形接点电极后,于前述第1层间绝缘膜之第2范围,形成相对口径大之第2穿通孔的工程。和于前述第2层间绝缘膜上,形成第3配线之工程者。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中前述第2范围系构成外部连接端子,前述第1范围系构成连接于内部电路之配线间之连接部。14.如申请专利范围第12或13项之半导体积体电路装置之制造方法,其中前述第1穿通孔系向异性蚀刻所形成,前述第2穿通孔系同向性蚀刻所形成。15.如申请专利范围第12或13项之半导体积体电路装置之制造方法,其中,前述第1穿通孔中,前述第2配线系介由前述针形接点电极,连接于前述第1配线,于前述第2穿孔,前述第2配线系连接于前述第1配线。图式简单说明:第一图系形成有本发明之实施形态1之CMOS闸门阵列之半导体晶片之斜视图。第二图系形成有本发明之实施形态1之CMOS闸门阵列之基本单元之平面图。第三图(a)系表示本发明之实施形态1之CMOS闸门阵列之内侧之列之搭接衬垫,输入输出缓冲电路,以及连结这些之引出配线等之斜视图,第三图(b)系第三图(a)之平面图。第四图(a)系表示本发明之实施形态1之CMOS闸门阵列之外侧列之搭接衬垫,输入输出缓冲电路,以及连结这些之引出配线等之斜视图,第四图(b)系第三图(a)之平面图。第五图系表示本发明之实施形态1之CMOS闸门阵列之排列成曲折状之3个搭接衬垫之斜视图。第六图(a)第六图(b)系表示本发明之实施形态1之CMOS闸门阵列之要部之半导体晶片之剖面图。第七图(a)第七图(b)系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第八图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第九图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十一图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十二图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十三图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十四图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十五图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十六图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十七图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十八图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第十九图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十图系表示本发明之实施形态1之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十一图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十二图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十三图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十四图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十五图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十六图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十七图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十八图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第二十九图系表示本发明之实施形态2之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十图系表示本发明之实施形态3之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十一图系表示本发明之实施形态3之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十二图系表示本发明之实施形态3之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十三图系表示本发明之实施形态3之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十四图系表示本发明之实施形态3之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十五图系表示本发明之实施形态4之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十六图系表示本发明之实施形态4之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十七图系表示本发明之实施形态4之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十八图系表示本发明之实施形态4之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第三十九图系表示本发明之实施形态4之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第四十图系表示本发明之实施形态4之CMOS闸门阵列之制造方法之半导体晶片之要部剖面图。第四十一图(a)系表示本发明人所研讨之连接搭接衬垫与引出配线之穿通孔之构造之平面图。第四十一图(b)系其剖面图。第四十二图(a)系表示本发明人所研讨之连接搭接衬垫与引出配线之穿通孔之构造之平面图。第四十二图(b)系其剖面图。第四十三图(a)系表示本发明人所研讨之连接搭接衬垫与引出配线之穿通孔之构造之平面图。第四十四图系表示本发明人所研讨之连接搭接衬垫与引出配线之穿通孔之构造之剖面图。第四十五图系表示本发明人所研讨之连接搭接衬垫与引出配线之穿通孔之构造之剖面图。第四十六图系表示本发明人所研讨之连接搭接衬垫与引出配线之穿通孔之构造之剖面图。第四十七图系本发明之其他实施形态,表示连结配线间之穿通孔部之构造之剖面图。第四十八图系表示本发明之实施形态之CMOS闸门阵列之要部之半导体晶片之剖面图。 |
