| 主权项 |
1.一种可抹除且可程式逻辑元件之结构,该结构至少包含:半导体基材;穿隧掺杂区域,形成于该半导体基材表面下方的部份区域之中;控制闸,形成于该半导体基材表面下方的部份区域之中,并透过隔离区域与该穿隧掺杂区域相隔绝,该控制闸的表面具有立体状的轮廓,以增加该控制闸的表面积;以及浮置闸,形成于该穿隧掺杂区域与该控制闸的上方,当该控制闸被施加电压时,该浮置闸将会感应该电压而生成耦合电位能,以驱使该穿隧掺离区域中的电子进入并拘束于该浮置闸中。2.如申请专利范围第1项之结构,其中上述之穿隧掺杂区域的表面包含第一氧化层,用以分隔该穿隧掺杂区域与该浮置闸。3.如申请专利范围第2项之结构,其中上述之第一氧化层中心区域的厚度系较该氧化层周边区域的厚度为薄,该氧化层之厚度较薄的中心区域称为穿隧氧化层,用以作为该穿隧掺杂区域中之该电子进入该浮置闸之窗口。4.如申请专利范围第3项之结构,其中上述之第一氧化层周边区域的厚度约介于210A-250A之间。5.如申请专利范围第3项之结构,其中上述之穿隧氧化层的厚度约介于75A-85A之间。6.如申请专利范围第1项之结构,其中上述之穿隧掺杂区域系为具有N型掺质之掺杂区域。7.如申请专利范围第6项之结构,其中上述之穿隧掺杂区域之N型掺质的掺杂剂量约介于11014-51014cm-2之间。8.如申请专利范围第1项之结构,其中上述之控制闸的表面包含第二氧化层,用以分隔该控制闸与该浮置闸。9.如申请专利范围第8项之结构,其中上述之第二氧化层的厚度约介于120A-140A之间。10.如申请专利范围第1项之结构,其中上述控制闸之立体轮廓系包含一种向该半导体底材内部凹陷的沟渠结构。11.如申请专利范围第10项之结构,其中上述之沟渠结构的侧壁与水平方向的夹角约小于80度。12.如申请专利范围第1项之结构,其中上述之控制闸系为具N型杂质之掺杂区域。13.如申请专利范围第12项之结构,其中上述之控制闸之N型掺质的掺杂浓度约介于11019-51020cm-3之间。14.如申请专利范围第1项之结构,其中上述之浮置闸包含堆叠之多晶矽层与矽化金属层。15.如申请专利范围第1项之结构,其中上述之浮置闸系完全覆盖该穿隧掺杂区域且部份覆盖该控制闸,以于该控制闸表面预留形成接触窗的区域。16.一种形成可抹除且可程式逻辑元件之方法,该方法至少包含下列步骤:提供一半导体基材,该半导体基材具有由隔离区域所分隔的第一元件区域与第二元件区域;蚀刻该半导体基材,使得该第二元件区域之表面形成高低之轮廓;植入离子,以于该第一元件区域表面下方形成第一掺杂区域,以及于该第二区域表面下方形成第二掺杂区域;氧化该半导体基材,以于该第一掺杂区域表面形成一层第一氧化层,以及于该第二掺杂区域表面形成第二氧化层;以及沈积多晶矽层于该第一氧化层与该第二氧化层之表面,该多晶矽层系完整覆盖于该第一掺杂区域之上方,且部份覆盖于该第二掺杂区域之上方,用以保留该第二掺杂区域之部份表面积,以允许电压讯号输入该第二掺杂区域中。17.如申请专利范围第16项之方法,其中上述之蚀刻该半导体基材步骤前,更包含下列步骤:形成一光组层于该半导体基材之表面,用以定义该第二元件区域的表面轮廓。18.如申请专利范围第16项之方法,其中上述之沈积多晶矽层步骤前,更包含下列步骤:形成第一光组层覆盖于该第一元件区域之表面;蚀刻半导体基材,以除去位于该第二元件区域表面之该第二氧化层;除去该第一光组层;氧化该半导体基材,以增加该第一氧化层之厚度,并于该第二元件区域表面之表面形成第三氧化层;形成第二光组层于该半导体基材之上方,用以于该第一元件区域之上定义出穿隧氧化层区域;蚀刻该半导体基材,以除去位于所定义之该穿隧氧化层区域之上的第一氧化层;除去该第二光组层;以及氧化该半导体基材以于该穿隧氧化层区域之上形成穿隧氧化层,并且增加该第一氧化层与该第三氧化层之厚度。19.如申请专利范围第18项之方法,其中上述之氧化该半导体基材形成穿隧氧化层之步骤完成后,该第一氧化层的厚度约介于210A-250A之间。20.如申请专利范围第18项之方法,其中上述之氧化该半导体基材形成穿隧氧化层之步骤完成后,该穿隧氧化层的厚度约介于75A-85A之间。21.如申请专利范围第18项之方法,其中上述之氧化该半导体基材形成穿隧氧化层之步骤完成后,该第三氧化层厚度约介于120A-140A之间。22.如申请专利范围第16项之方法,其中上述之沈积多晶矽层步骤后,更包含下列步骤:形成一层矽化金属层于该多晶矽层之表面;形成一层介电层于该多晶矽层之表面,并覆盖该半导体基材;以及蚀刻该介电层,以于该第二元件区域之保留面积处形成接触窗。23.如申请专利范围第16项之方法,其中上述之第二元件区域之轮廓包含一种向该半导体基材内部凹陷的沟渠结构。24.如申请专利范围第16项之方法,其中上述之植入离子步骤系植入N型掺质。25.如申请专利范围第16项之方法,其中上述之植入离子步骤的植入剂量约介于11014-51014cm-2之间。图式简单说明:第一图为传统上之可抹除且可程式逻辑元件之结构剖面示意图。第二图为本发明之可抹除且可程式逻辑元件之结构剖面示意图。第三图为本发明之具有多个隔离区域之半导体基材的剖面示意图。第四图为本发明中于半导体基材之上形成穿隧掺杂层以及控制闸之结构剖面示意图。第五图为本发明中去除控制闸表面之氧化层的结构剖面示意图。第六图为本发明中同时于穿隧掺杂层以及控制闸表面形成形成氧化层之结构剖面示意图。第七图为本发明中于穿隧掺杂层表面定义穿隧氧化层区域之结构剖面示意图。第八图为本发明中于半导体基材之表面形成浮置闸之结构剖面示意图。第九图为本发明中定义控制闸表面之接触窗的结构剖面示意图。 |
