| 主权项 |
1.一种半导体元件结构包括:一基底,具有至少一个绝缘体上矽基底区域及至少一个非绝缘体上矽区域,其中至少一个绝缘体上矽基底区域及至少一个非绝缘体上矽基底区域系以一图案形成在基底内;及至少一个沟槽配置于一绝缘体上矽基底区域与一非绝缘体上矽基底区域间之一边界之至少一部份之附近,其中该至少一个沟槽配置于绝缘体上矽区域与非绝缘体上矽区域中至少一个内。2.如申请专利范围第1项之半导体元件结构,进一步包括:绝缘体上矽元件结构,于绝缘体上矽基底区域之上;及非绝缘体上矽元件结构,于非绝缘体上矽基底区域之上。3.如申请专利范围第1项之半导体元件结构,其中绝缘体上矽结构内之绝缘体为SiOx,其中x为1至3之数字。4.如申请专利范围第1项之半导体元件结构,其中至少一个沟槽包括至少一个深的沟槽及一个浅的沟槽的其中之一。5.如申请专利范围第1项之半导体元件结构,包括复数个沟槽,其中该沟槽为方形、圆形或椭圆形或成列状之沟槽。6.如申请专利范围第1项之半导体元件结构,其中至少一个沟槽包括复数个平行的深沟槽。7.如申请专利范围第1贡之半导体元件结构,其中至少一个沟槽包括至少一个深沟槽及至少一个平行于该至少一个深沟槽之浅沟槽。8.如申请专利范围第1项之半导体元件结构,其中该至少一个沟槽包括复数个深沟槽及复数个平行并交错于该等深沟槽之浅沟槽。9.如申请专利范围第1项之半导体元件结构,其中至少一个沟槽配置于该绝缘体上矽基底与该非绝缘体上矽基底间沿着边界之所有点。10.如申请专利范围第9项之半导体元件结构,其中至少一个沟槽包括至少一个深的沟槽。11.如申请专利范围第9项之半导体元件结构,其中该至少一个沟槽包括其中复数个平行的深沟槽。12.如申请专利范围第9项之半导体元件结构,其中该至少一个沟槽包括至少一个深沟槽及至少一个平行于该至少一个深沟槽之浅沟槽。13.如申请专利范围第9项之半导体元件结构,其中该至少一个沟槽包括复数个深沟槽及复数个平行并交错于该等深沟槽之浅沟槽。14.如申请专利范围第9项之半导体元件结构,其中该至少一个沟槽具有一尺寸足以滤除错位。15.如申请专利范围第1项之半导体元件结构,其中该至少一个沟槽以选自包括介电质、半导体及金属群组之至少一材料填充。16.如申请专利范围第1项之半导体元件结构,其中该至少一个沟槽以选自包括多晶矽、非晶矽及矽氧化物、SiOx及SixN4群组之至少一材料填充。17.如申请专利范围第1项之半导体元件结构,其中该半导体元件结构包括一DRAM结构。18.如申请专利范围第1项之半导体元件结构,其中该至少一个沟槽具有一尺寸足以滤除错位。19.如申请专利范围第1项之半导体元件结构,其中该至少一个沟槽配置于该绝缘体上矽基底区域与该非绝缘体上矽基底区域间之边界。20.如申请专利范围第1项之半导体元件结构,其中该至少一沟槽具有一约0.1m至约10m之深度,及一约0.1m至约10m之宽度,并且沿着绝缘体上矽基底区域与非绝缘体上矽基底区域间约1百分比至约99百分比之边界延伸。21.如申请专利范围第1项之半导体元件结构,其中该至少一沟槽具有一约0.1m至约5m之深度,及一约0.1m至约1m之宽度,并且沿着绝缘体上矽基底区域与非绝缘体上矽基底区域间约1百分比至约99百分比之边界延伸。22.如申请专利范围第1项之半导体元件结构,其中该至少一沟槽具有一约5m至约10m之深度,及一约0.1m至约1m之宽度,并且沿着绝缘体上矽基底区域与非绝缘体上矽基底区域间约1百分比至约99百分比之边界延伸。23.一种用以形成一半导体元件结构之方法,该方法包括以下步骤:提供一基底,其具有至少一个绝缘体上矽基底区域及至少一个非绝绝缘体上矽基底区域;以及提供至少一个沟槽,其配置于该缘体上矽基底区域与该非绝缘体上矽基底区域间之一边界之至少一部份。24.如申请专利范围第23项之方法,其中该至少一个绝缘体上矽区域藉由选择性地以一图案植入一个氧化物,以形成在基底内。25.如申请专利范围第23项之方法,进一步包括以下步骤:提供绝缘体上矽元件结构,于至少一个绝缘体上矽基底区域之上;及提供非绝缘体上矽元件结构,于至少一个非绝缘体上矽基底区域之上。26.如申请专利范围第23项之方法,其中该至少一个绝缘体上矽区域提供一具有分子式SiOx之结构,其中x为1至3之数字。27.如申请专利范围第23项之方法,其中该至少一个沟槽包括至少一个深的沟槽及一个浅的沟槽的其中之一。28.如申请专利范围第23项之方法,其中提供复数个沟槽,其中该等沟槽为方形、圆形或椭圆形或成列状之沟槽。29.如申请专利范围第23项之方法,其中该至少一个沟槽包括复数个平行的深沟槽。30.如申请专利范围第23项之方法,其中该至少一个沟槽包括至少一个深沟槽及至少一个平行于该至少一个深沟槽之浅沟槽。31.如申请专利范围第23项之方法,其中该至少一个沟槽包括复数个深沟槽及复数个平行并交错于该等深沟槽之浅沟槽。32.如申请专利范围第23项之方法,进一步包括以下步骤:以选自包括介电质、半导体及金属群组之至少一材料填充该至少一个沟槽。33.如申请专利范围第23项之方法,进一步包括以下步骤:以选自包括多晶矽、非晶矽及矽氧化物、SiOx及SixN4群组之至少一材料填充该至少一个沟槽。34.如申请专利范围第23项之方法,进一步包括以下步骤:形成至少一个沟槽,于该绝缘体上矽基底区域与该非绝缘体上矽基底区域间边界之所有点。35.如申请专利范围第34项之方法,其中该至少一个沟槽包括至少一个深的沟槽。36.如申请专利范围第34项之方法,其中该至少一个沟槽包括复数个平行的深沟槽。37.如申请专利范围第34项之方法,其中该至少一个沟槽包括至少一个深沟槽及至少一个平行于该至少一个深沟槽之浅沟槽。38.如申请专利范围第34项之方法,其中该至少一个沟槽包括复数个深沟槽及复数个平行并交错于该等深沟槽之浅沟槽。39.如申请专利范围第23项之方法,进一步包括以下步骤:形成一DRAM结构。40.如申请专利范围第23项之方法,其中系以具有足以滤除错位之尺寸来形成该至少一个沟槽。41.如申请专利范围第23项之方法,其中该至少一个沟槽形成于该绝缘体上矽基底区域与该非绝缘体上矽基底区域间之边界。42.如申请专利范围第23项之方法,其中提供该至少一沟槽具有一约0.1m至约10m之深度,及一约0.1m至约1m之宽度,并且提供该至少一沟槽使得其沿着绝缘体上矽基底区域与非绝缘体上矽基底区域间约1百分比至约99百分比之边界延伸。43.如申请专利范围第23项之方法,其中提供该至少一沟槽具有一约0.1m至约5m之深度,及一约0.1m至约1m之宽度,并且提供该至少一沟槽使得其沿着绝缘体上矽基底区域与非绝缘体上矽基底区域间约1百分比至约99百分比之边界延伸。44.如申请专利范围第23项之方法,其中提供该至少一沟槽具有一约5m至约10m之深度,及一约0.1m至约1m之宽度,并且提供该至少一沟槽使得其沿着绝缘体上矽基底区域与非绝缘体上矽基底区域间约1百分比至约99百分比之边界延伸。图式简单说明:第一图为依据本发明半导体元件结构之一部份之一实施例之剖面图;第二图为依据本发明半导体元件结构之一部份之另一实施例之剖面图;以及第三图为依据本发明半导体元件结构之一部份之一其他实施例之上视平面图。 |
