| 主权项 |
1.一种接触洞(contact hole)的制作方法,该接触洞系设于一半导体晶片(wafer)上,该半导体晶片包含有一基底(sub-strate),一导电层设于该基底表面之一预定区域上,以及一介电层设于该基底表面并覆盖于该导电层上方,该制作方法包含有下列步骤:于该介电层表面形成一非晶矽(amorphous silicon,-Si)层,其中该非晶矽层包含有一孔洞通达至该介电层表面,且该孔洞位于该导电层之正上方;于该非晶矽层表面均匀形成一多晶矽(poly silicon)层;以及利用该非晶矽层以及多晶矽层当作硬罩幕(hard mask),进行一乾蚀刻(drying etching)制程,以于该介电层中形成该接触洞并通达至该导电层表面。2.如申请专利范围第1项之方法,其中形成该具有孔洞之非晶矽层的方法另包含有下列步骤;于该介电层表面均匀形成一非晶矽层;于该非晶矽层表面形成一光阻(photo resist)层;进行一黄光(lithography)制程,于该导电层之正上方之光阻层中形成该孔洞之图案(pattern);进行一蚀刻制程,沿着该光阻层之图案向下蚀刻该非晶矽层,形成该孔洞并通达至该介电层表面;以及去除该光阻层。3.如申请专利范围第1项之方法,其中形成该多晶矽层的方法系利用一半球状晶粒(hemi-spherical grain, HSG)制程,以于该非晶矽层表面均匀地形成一层具有半球状晶粒(HSG)结构之多晶矽层。4.如申请专利范围第3项之方法,其中该多晶矽层的厚度系介于100埃(ang-strom,)-1000埃的范围之间。5.如申请专利范围第1项之方法,其中该基底系为一矽基底。6.如申请专利范围第5项之方法,其中该导电层系为该矽基底上的一离子掺杂区,用来作为一MOS电晶体的汲极(drain)或源极(source)。7.如申请专利范围第1项之方法,其中该导电层系为一转接垫(landing pad),用来连接一MOS电晶体的汲极或源极。8.一种接触洞(contact hole)的制作方法,该接触洞系设于一半导体晶片上,该半导体晶片包含有一基底(substrate),一导电层设于该基底表面之一预定区域上,以及一介电层设于该基底表面并覆盖于该导电层上方,该制作方法包含有下列步骤;于该介电层表面形成一第一罩幕层,其中该第一罩幕层包含有一孔洞通达至该介电层表面,且该孔洞位于该导电层之正上方;于该第一罩幕层表面均匀形成一第二罩幕层;以及利用该第一以及第二罩幕层当作硬罩幕(hard mask),进行一乾蚀刻(drying etching)制程以于该介电层中形成该接触洞,并通达至该导电层表面。9.如申请专利范围第8项之方法,其中在形成该接触洞之后另包含有下列步骤:进行一清除制程,完全去除该半导体晶片表面上之第一以及第二罩幕层;以及进行一清洗制程,去除该乾蚀刻制程中残留于该接触洞表面的不洁物。10.如申请专利范围第8项之方法,其中形成该具有孔洞之第一罩幕层的方法另包含有下列步骤:于该介电层表面均匀形成该第一罩幕层;于该第一罩幕层表面形成一光阻层;进行一黄光制程,于该导电层之正上方之光阻层中形成该孔洞之图案;进行一蚀刻制程,沿着该光阻层之图案向下蚀刻该第一罩幕层,形成该孔洞并通达至该介电层表面;以及去除该光阻层。11.如申请专利范围第8项之方法,其中该第一罩幕层系由非晶矽所构成。12.如申请专利范围第11项之方法,其中该第二罩幕层系利用一半球状晶粒(HSG)制程,以于该非晶矽层表面均匀地形成一层具有半球状晶粒(HSG)结构之多晶矽所构成。13.如申请专利范围第12项之方法,其中该多晶矽层的厚度系介于100埃-1000埃的范围之间。14.如申请专利范围第8项之方法,其中该基底系为一矽基底。15.如申请专利范围第14项之方法,其中该导电层系为该矽基底上的一离子掺杂区,用来作为一MOS电晶体的汲极或源极。16.如申请专利范围第8项之方法,其中该导电层系为一转接垫(landing pad),用来连接一MOS电晶体的汲极或源极。17.如申请专利范围第8项之方法,其中该导电层系由掺杂多晶矽(doped poly silicon)、铝合金或金属矽化物(silicide)所构成。图式简单说明:第一图至第六图为习知制作一接触洞的方法的示意图。第七图至第十二图为本发明制作一接触洞的方法的示意图。第十三图至第十七图为本发明方法应用于接触插塞制程的剖面示意图。 |
