| 主权项 |
1.一种电脑处理之方法,包含:(a)在一多线处理器中执行衆多指令线程之至少一者,该等衆多线程各具有一独立于该等衆多线程所位于伫列之优先顺序位元;以及(b)根据该等衆多线程之一所经验之线程切换事件或是由该处理器执行之指令而改变该等衆多线程之一之优先顺序位元。2.如申请专利范围第1项之方法,更包含;(c)根据各线程之优先顺序位元,从衆多线程之一切换至衆多线程之另一者。3.如申请专利范围第1项之方法,其中藉由硬体产生之信号改变一或多个线程之优先顺序位元。4.如申请专利范围第3项之方法,其中信号导因于多线处理器以外之事件。5.如申请专利范围第1项之方法,其中一线程切换管理器改变一或多个线程之优先顺序位元。6.如申请专利范围第1项之方法,其中衆多线程之一之优先顺序高于衆多线程之另一者。7.如申请专利范围第1项之方法,其中衆多线程之至少二者能具有相同优先顺序。8.如申请专利范围第1项之方法,其中衆多线程之任一者之优先顺序可以是高,中等,或低。9.如申请专利范围第2项之方法,其中当第一线程具有比第二线程低之优先顺序及第二线程在一准备状态时,即发生从衆多线程之第一者切换至衆多线程之第二者。10.如申请专利范围第1项之方法,其中从衆多线程之一之切换,其具有比衆多线程之另一者高之优先顺序,在一指定线程切换事件时中止。11.一种电脑处理之方法,包含:(a)在连接至一快取记忆体之多线处理器中执行衆多线程之至少一者,各线程具有一优先顺序;(b)使用包含一线程切换指令之线程切换管理器,以改变衆多线程之一或多个之优先顺序;(c)若第一线程具有比第二线程低之优先顺序及第二线程在第一准备状态,即从衆多线程之第一者切换至衆多线程之第二者;(d)在诸指令线程切换事件中,不从具有较高优先顺序之衆多线程之一切换。12.一种电脑处理之方法,包含:(a)根据衆多线程之至少一者及是否衆多线程之至少一者发生线程切换事件之优先顺序位元相对于衆多线程之至少另一者之各别优先顺序位元及是否衆多线程之至少另一者发生线程切换事件,而分配数个处理周期至一具有硬体多线之多线处理器中衆多指令线程之至少一者。(b)于一多线处理器中执行衆多指令线程之至少一者,各线程具有该优先顺序位元。13.一种电脑处理系统之线程切换管理器,包含:(a)至少一优先顺序切换指令;(b)在一第一暂存器中之至少一线程切换优先顺序;(c)在一第二暂存器中之衆多优先顺序状态,其中切换指令能改变衆多优先顺序状态位元之任一者。14.如申请专利范围第13项之线程切换管理器,更包含:(d)一多线处理器;以及(e)衆多指令线程,包含多线处理器中之至少一主动线程;其中优先顺序切换指令改变衆多优先顺序状态位元之一,多线处理器中之衆多指令线程之至少一者改变优先顺序。15.如申请专利范围第14项之线程切换管理器,其中若启始至少一线程切换优先顺序位元,则多线处理器从主动线程切换处理以回应至少一指令线程之优先顺序改变。16.如申请专利范围第14项之线程切换管理器,其中衆多优先顺序状态位元包含衆多组,名组对应于衆多指令线程之各者。17.如申请专利范围第13项之线程切换管理器,其中该第一暂存器及该第二暂存器系单一的。18.如申请专利范围第15项之线程切换管理器,其中一第一暂存器中之至少一线程切换优先顺序位元系一线程切换控制暂存器中之至少一线程切换控制位元,其可操作以连接至多线处理器。19.如申请专利范围第14项之线程切换管理器,其中第二暂存器包含一线程状态暂存器,可操作地连接至多线处理器,线程状态暂存器储存衆多指令线程之至少一者之状态。20.如申请专利范围第13项之线程切换管理器,其中优先顺序切换指令不改变一多线处理器之衆多设计暂存器之任一者。21.如申请专利范围第13项之线程切换管理器,其中优先顺序切换指令在无非法指令中断下能在一多线处理器上执行。22.如申请专利范围第21项之线程切换管理器,其中切换指令系-no-op指令。23.一种电脑处理器,包含:(a)一处理装置,用以处理衆多指令线程(b)一储存装置,用以储存衆多线程之每一者之优先顺序状态;(c)一改变装置,用以改变衆多线程之每一者之优先顺序状态;(d)一致能装置,其回应该改变装置,用以致能该处理装置从衆多线程之一第一线程切换处理至第二线程。24.如申请专利范围第23项之电脑处理器,其中用以改变优先顺序状态之该改变装置更包含来自一中断请求之信号。25.如申请专利范围第23项之电脑处理器,其中用以改变优先顺序状态之该改变装置包含至少一软体指令以操控至少一硬体暂存器中之诸优先顺序位元。26.一种电脑资料处理系统,包含:(a)一多线处理器,能处理至少一指令线程,以及能在至少两个指令线程之间切换;(b)衆多内部记忆体单元;(c)一系统滙流排,将诸内部记忆体单元互连,及连接至多线处理器;(d)衆多外部连线连接多线处理器至以下外部装置之一或多个者:一记忆体装置,一通讯装置,一电脑网路,及一输入/输出装置,至少一外部记忆体装置;(e)一滙流排介面,连接诸外部连线至多线处理器;以及(f)一线程切换管理器,可操作地连接至多线处理器以改变至少一指令线程之优先顺序。图式简单说明:第一图的电脑系统方块图能实施本文所述的本发明。第二图是根据本发明的多线资料处理系统的高阶方块图。第三图是第二图储存控制单元的方块图。第四图其分为第四图a及第四图b,可说明第二图的线程切换逻辑,储存控制单元及指令单元。第五图说明一线程的状态变化,其中线程遇到如第四图所示的不同线程切换事件。第六图是本发明向前进行计数的流程图。 |
