| 主权项 |
1.一种推挽式功率放大器,其用以放大一输入射频讯号,该放大器包含:至少一个输入端,其用以接收一输入射频讯号;至少一个输出端,其用以输出一放大之射频讯号;一个积体电路晶片,其具有复数对主动装置,该晶片具有一个控制端及至少一个与每个主动装置有关之载流端,通过该载流端之电流系取决于施加到该控制端之讯号;一个基片,其具有复数个终端,该晶片系以倒装于一个对应的基片终端之每个晶片终端而作安装;输入耦合机构,其用以将一个在一个输入端所接收到之输入讯号以同相位电气耦合至对应于每对主动装置之一第一主动装置的控制端之基片终端,该对应之输入耦合机构将该输入讯号以差距相位180度耦合至对应于每对主动装置中之第二主动装置的控制端之基片终端;以及一个输出耦合机构,其用以电气耦合在对应于每个主动装置之该等载流端之一者与一个输出端的基片终端上所输出之讯号,在一个输出终端上之讯号系由该等主动装置对之至少一者所导通的讯号之一个组合。2.如申请专利范围第1项所述之放大器,其中每对主动装置之一第一主动装置的一个载流端系耦合至有关联对主动装置之第二主动装置的一个载流端,且二对主动装置之每一对的一个主动装置之输入系耦合在一起。3.如申请专利范围第2项所述之放大器,其中该二对主动装置系电气并联连接。4.如申请专利范围第3项所述之放大器,其中该输入与输出耦合机构中之至少一者系形成于该基片上。5.如申请专利范围第1项所述之放大器,其中该等主动装置被排列成一mn阵列,其中m与n为整数且m与n中至少一者大于1。6.如申请专利范围第5项所述之放大器,其中该等主动装置对系为相同者,且被等距隔开。7.如申请专利范围第1项所述之放大器,其中该输入与输出耦合机构中至少一者包含一微带衬导体。8.如申请专利范围第1项所述之放大器,其中该输入与输出耦合机构中至少一者包含一槽衬。9.如申请专利范围第8项所述之放大器,其中该槽衬为U型,且具一延伸至相邻于一第二部份的第一部份。10.如申请专利范围第9项所述之放大器,其中该槽衬为双U型,且具一相邻于该第二部份并相反于该第一部份的第三部份。11.如申请专利范围第9项所述之放大器,其中该U型槽衬之该第一部份终止于一扩大的开口。12.如申请专利范围第1项所述之放大器,其中该输入与输出耦合机构中至少一者系由一个二次侧导体所构成,该二次侧导体与连接至有关联的输入或输出端之一个有关联的一次侧导体成共平面且以并置方式延伸。13.如申请专利范围第12项所述之放大器,其中该输入与输出耦合机构中至少一者包含一微带衬导体。14.如申请专利范围第12项所述之放大器,其中该输入与输出耦合机构中至少一者包含一槽衬。15.如申请专利范围第14项所述之放大器,其中该槽衬为U型,且具一延伸到相邻于一第二部份的第一部份。16.如申请专利范围第15项所述之放大器,其中该槽衬为双U型,且具一相邻于该第二部份并相反于该第一部份的第三部份。17.如申请专利范围第15项所述之放大器,其中该U型槽衬之该第一部份终止于一扩大的开口。18.如申请专利范围第1项所述之放大器,其中该等输入端系于该输入耦合机构之前耦合在一起。图式简单说明:第一图系为一用于制造依据本发明之电路之具-FET阵列之晶圆部份的简化平面图。第二图系为可依据本发明,使用一组第一图阵列内之FET来制造的一推挽式放大电路的示意图;第三图系为第二图中使用一具一FET扩展阵列之晶片的多重串联电路的示意图;第四图系为可用于第三图电路之一晶片的简化平面图;第五图说明第三图之使用微带线路导体之电路的一第一实施例的平面图;第六图说明可用于本发明之一第二实施例的一推挽式放大器的简化示意图;第七图说明第三图之使用槽衬之电路的第二实施例的平面图;第八图说明可作为一晶片用于第七图实施例之一阵列内的FET配置的平面图;第九图说明第三图之使用共平面波导之电路的一第三实施例的平面图;第十图系为一放大图,说明对第九图之电路内一晶片的FET配置;第十一图系为一平面图,说明第三图之具一槽衬至双共平面波导之转换的电路的一第四实施例。 |
