| 主权项 |
1.一种自主列辨识隐藏式更新电路,用以更新假静态随机存取记忆体,包括:一可闩锁丛讯阵列,由复数可闩锁丛讯单元所构成,该些可闩锁丛讯单元分别具有一选择器、复数延迟元件、一状态记录装置,其中,该选择器会在该假静态随机存取记忆体的更新期间,根据该状态记录装置所记录的状态以选择性地输出一更新脉冲,该些延迟元件会依次延迟该更新脉冲以得到该假静态随机存取记忆体的更新信号,该状态记录装置则会在该更新脉冲开始进入该些延迟元件前记录一第一状态,并在该更新脉冲完全通过该些延迟元件后记录一第二状态。2.如申请专利范围第1项所述的自主列辨识隐藏式更新电路,其中,该选择器是由多工器构成。3.如申请专利范围第1项所述的自主列辨识隐藏式更新电路,其中,该些延迟元件的延迟时间足以更新该假静态随机存取记忆体的一列。4.如申请专利范围第1项所述的自主列辨识隐藏式更新电路,其中,该状态记录装置是由SR正反器构成,该SR正反器是由该些延迟元件中第一个延迟元件的输入设定为该第一状态,并由该些延迟元件中最后一个延迟元件的输出重设为该第二状态。5.一种假静态随机存取记忆体的自主列辨识隐藏式更新方法,其步骤包括:a)在一更新期间开始时产生一更新脉冲;b)依次延迟该更新脉冲以产生复数更新信号,在该更新期间的每个系统时钟内完成该假静态随机存取记忆体中复数字元线的更新动作;c)记录该假静态随机存取记忆体中所有字元线的更新状态;以及d)根据该假静态随机存取记忆体的更新状态,在该更新期间的次一系统时钟内,由最接近已更新字元线的未更新字元线开始,重覆步骤b)及步骤c)直到该假静态随机存取记忆体完全更新。图式简单说明:第一图A为假静态随机存取记忆体的架构图;第一图B为第一图A中记忆胞阵列的部分电路示意图;第二图A-第二图C为外部更新、自主式更新、隐藏式更新的时序图;第三图为假静态随机存取记忆体的部分存取电路的示意图;第四图A-第四图C为假静态随机存取记忆体在写入、读取、更新时的时序示意图;第五图A为环状移位暂存器架构的示意图;第五图B为第五图A中环状移位暂存器的电路示意图;第六图A为本发明自主列辨识隐藏式更新电路架构的示意图;第六图B即是第六图A中可闩锁丛讯阵列的详细电路图;第六图C为第六图A中可闩锁丛讯阵列的时序图;以及第七图为本发明自主列辨识隐藏式更新方法的流程图。 |
