Internal Clock Delay Circuit for Synchronous DRAM Semiconductor Device and Delay Method Thereof

摘要

본 발명은 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법에 관한 것으로써 동기식 디램 반도체 장치에 있어서, 상기 동기식 디램 반도체 장치의 카스 래이턴시 모드를 나타내는 제1 내지 제3 카스 래이턴시 신호들을 발생하는 카스 래이턴시 신호 발생기, 및 상기 카스 래이턴시 신호 발생기에 연결되며 상기 제1 내지 제3 카스 래이턴시 신호들 중 적어도 1개의 카스 래이턴시 신호와 외부로부터 내부 클럭 신호를 입력하고 상기 적어도 1개의 카스 래이턴시 신호에 응답하여 상기 내부 클럭 신호를 소정 시간 지연시키는 내부 클럭 지연 회로를 구비하고, 상기 내부 클럭 지연 회로는 다수개의 지연기들을 구비하여 상기 내부 클럭 신호를 지연시키며, 상기 동기식 디램 반도체 장치가 카스 래이턴시 2 모드로 동작할 때 상기 내부 클럭 신호는 상기 다수개의 지연기들 중 하나의 지연기만 통과함으로써 카스 래이턴시 2 모드에서 데이터의 출력 시간(tAA)이 빨라진다.