| 主权项 |
1.一种场效电晶体(field effect transistor FET),包括:一实质电气隔离的半导体材料装置区域,透过一颈部接触一包含半导体之基底,该颈部容许带电载子在装置区域与该基底间交换,该装置区域与该基底除了该颈部之外的表面在电气上隔离不接触;一通道区域,形成于该装置区域之中央部份内;源极区域与汲极区域,在电气上接触该通道区域;一闸极,耦合至该通道区域并可操作以调变该源极区域与该汲极区域间之电流。2.如申请专利范围第1项之场效电晶体,进一步包括一插入于该闸极与该通道区域之电介层。3.如申请专利范围第2项之场效电晶体,其中该装置区域接触该基底内一隔离区域之侧壁。4.如申请专利范围第2项之场效电晶体,其中该装置区域的厚度小于微影照相尺度。5.如申请专利范围第1项之场效电晶体,其中该基底之该半导体包括一掺杂区域,该掺杂区域包括至少第一种掺杂物型态的植入离子,且该本体、该装置区域的该源极区域与该汲极区域中的至少一个在界定该装置区域以后藉植入离子于其中而掺杂,该至少一个经掺杂之装置区域与该经掺杂之基底区域对齐。6.如申请专利范围第2项之场效电晶体,其中该通道区域有复数个电气隔离表面,该等表面实质上包括该通道区域除了该通道区域接触该源极区域与汲极区域及该基底以外的所有表面范围,且该闸极覆盖所有该等复数个电气隔离表面。7.如申请专利范围第6项之场效电晶体,进一步包括一面临该装置区域之第一侧面的第一隔离区域。8.如申请专利范围第7项之场效电晶体,进一步包括一面临该装置区域之第二侧面的第二隔离区域。9.如申请专利范围第8项之场效电晶体,其中该第一隔离区域为一浅沟槽隔离区域,且该第二隔离区域为一场氧化区域。10.一种场效电晶体(IGFET),包括:一半导体材料的实质电气隔离装置区域,该装置区域形成在一浅沟槽隔离区域之侧壁上,且透过一颈部接触一包括一半导体之基底,让带电载子能与该基底交换,该装置区域与该基底除该颈部以外之表面为隔离无电气接触;一通道区域,形成于该装置区域的中央部份,该通道区域包括植入的第一种掺杂物型态之离子;源极区域与汲极区域,在电气上接触该通道区域,该源极区域和汲极区域包括植入的第二种掺杂物型态之离子,且实质上缺乏该第一种掺杂物型态之离子;一闸极,连接至该通道区域且可操作以调变该源极区域和该汲极区域间之电流。11.一种形成场效电晶体(FET)的方法,包括下列诸步骤:在一包括半导体材料之基底内形成一隔离区域;非同方性蚀刻该基底,使得一半导体材料之侧壁间壁区域维持在该隔离区域的一侧壁上,当做该场效电晶体的一个装置区域;改变该装置区域的至少一个部份内之掺杂浓度,使得在其中形成源极-汲极区域和通道区域,该源极-汲极区域具有第一种掺杂物型态,且该通道区域具有与该第一种掺杂物型态相反之第二种掺杂物型态;及形成一覆盖于该通道区域上方之闸极。12.如申请专利范围第11项之方法,其中该形成一隔离区域之步骤包括蚀刻一浅沟槽并沉积一绝缘体材料以形成一浅沟槽隔离区域。13.如申请专利范围第11项之方法,进一步包括下列诸步骤:在该蚀刻步骤之前,形成一单晶半导体材料晶膜层于该基底之较低半导体层上,该晶膜层之掺杂物浓度不同于该较低层者,使得该较低层形成一蚀刻停止层,且其中该蚀刻步骤被执行直到该蚀刻停止层露出为止。14.如申请专利范围第13项之方法,其中该晶膜层由本质半导体材料形成,且该改变步骤包括植入第一种掺杂物型态之离子以形成该通道区域,及植入第二种掺杂物型态之离子以形成该源极区域和汲极区域。15.如申请专利范围第12项之方法,其中该浅沟槽隔离区域是藉一顶部表面上昇到该基底内最上方半导体材料层的顶部表面之上而形成,且该方法进一步包括在该蚀刻步骤之前的下列步骤:沉积一共形材料层于该较上层露出的表面上,且该蚀刻步骤进一步包括非同方性蚀刻该共形材料层,使得来自该共形层之材料维持在该浅沟槽隔离区域之该侧壁上,当做形成该装置区域之罩幕。16.如申请专利范围第15项之方法,其中该共形材料为氮化矽。17.如申请专利范围第11项之方法,其中该方法进一步包括形成一第二隔离区域在该基底内于尚未被该隔离区域及该装置区域占据的位置处,该第二隔离区域在电气上隔离该闸极的闸极导电体与该基底。18.如申请专利范围第17项之方法,其中该第二隔离区域藉暴露该基底于氧气中而形成成为一场氧化区域。19.一种形成场效电晶体的方法,该场效电晶体具有被闸极导电体围绕的通道区域,该方法包括下列诸步骤:形成一第一隔离区域在一包括半导体材料之基底内;非同方性蚀刻该基底,使得一半导体材料之侧壁分隔区域维持在该隔离区域的一侧壁上,当做该场效电晶体的一装置区域;刻凹该第一隔离区域,使得该被刻凹之第一隔离区域的顶部表面位于该装置区域顶部表面的下方;改变该装置区域至少一个部份之掺杂浓度,使得其内形成源极-汲极区域和通道区域,该源极-汲极区域具有第一种掺杂物型态,且该通道区域具有与该第一种掺杂物型态相反之第二种掺杂物型态;及沉积一闸极导电体于该通道区域上方以围绕该通道区域。20.如申请专利范围第19项之方法,其中该蚀刻步骤刻凹该基底到一第一深度,且该刻凹步骤刻凹该第一隔离区域到该基底内大致与该第一深度相同之深度。21.如申请专利范围第19项之方法,该方法进一步包括形成一第二隔离区域在该基底内于该场效电晶体之该第一隔离区域对面的一侧上。22.如申请专利范围第21项之方法,其中该第一隔离区域为一浅沟槽隔离区域。23.如申请专利范围第22项之方法,其中该第二隔离区域是藉将矽做局部氧化而形成。24.如申请专利范围第19项之方法,其中该第一隔离区域为一浅沟槽隔离区域,该浅沟槽隔离区域之顶部表面上昇到该基底内最上方半导体材料层之顶部表面之上,且该方法进一步包括在该蚀刻步骤之前的下列步骤:沉积一共形材料层于该较上层露出的表面上,且该蚀刻步骤进一步包括非同方性蚀刻该共形材料层,使得来自该共形层之材料维持在该浅沟槽隔离区域之该侧壁上,当做形成该装置区域之罩幕。25.如申请专利范围第24项之方法,其中该蚀刻步骤形成一小于微影照相厚度的装置区域。图式简单说明:第一图为根据本发明建构之场效电晶体的透视图。第二图至第四图,第五图a-第五图c,及第七图至第十一图包括举例说明在制造根据本发明第一种具体实例之场效电晶体中的各步骤之横截面图。第六图a-第六图b包括举例说明在制造根据本发明第二种具体实例之场效电晶体中的各步骤之横截面图。第十二图包括根据本发明第一种具体实例建构之场效电晶体的横截面图,其中本体邻接隔离区域的侧壁。第十三图包括根据本发明第二种具体实例建构之场效电晶体的横截面图,其中隔离区域被过度刻凹,且闸极导电体缠绕在电晶体本体的四周。第十四图包括根据本发明第二种具体实例建构之场效电晶体的横截面图,其中隔离区域被刻凹不足,且闸极导电体缠绕在电晶体本体的四周。 |
