| 主权项 |
1.一种处理器包含:一记忆体排序缓冲器(MOB)包括载入缓冲器和储存缓冲器,其中MOB将载入和储存指令排序,以便维持不同的线中之载入和储存指令间之资料一致性,其中至少一线附属于至少另外一线。2.如申请专利范围第1项中之处理器,进一步包含线管理逻辑以控制线的动态产生。3.如申请专利范围第1项中之处理器,进一步包含线管理逻辑以提供程式顺序和退役顺序的指示。4.如申请专利范围第3项中之处理器,其中线在最终退役中依照退役顺序由MOB中退役。5.如申请专利范围第3项中之处理器,其中线在确保所有的指令都已经被没有猜测错误地执行,或已经成为重设的线之一部份后,在最终退役中依照退役顺序由MOB中退役。6.如申请专利范围第1项中之处理器,其中储存缓冲器包括一栏位以保存要储存到记忆体的资料。7.如申请专利范围第1项中之处理器,其中载入缓冲器包括状态栏位,内含有载入指令是否有先前所接收来自记忆体的资料或资料在储存缓冲器中之指示。8.如申请专利范围第1项中之处理器,其中载入缓冲器包括状态栏位,其含有对储存缓冲器项目的一储存缓冲器识别号码(SBID)的指示,载入指令先前由该储存缓冲器接收资料。9.如申请专利范围第1项中之处理器,其中载入缓冲器包括状态栏位,其含有对储存指令的一线识别号码的指示,载入指令先前由该储存指令接收资料。10.一种处理器,包含:一执行管线以同时地执行线的至少一部分,其中至少一线附属于至少另外一线,执行管线包括一记忆体排序缓冲器,以将载入和储存指令排序;和侦测电路,以侦测与载入缓冲器中之载入指令有关的猜测错误。11.如申请专利范围第10项中之处理器,进一步包括重演触发电路。12.如申请专利范围第10项中之处理器,进一步包括一在执行管线以外的追踪缓冲器,保存载入与储存指令直到最终退役。13.如申请专利范围第10项中之处理器,其中侦测电路包含在执行管线之中。14.一种处理器,包含:一记忆体排序缓冲器包括:载入缓冲器,以保存线的载入指令;储存缓冲器,以保存线的储存指令;和比较电路,以比较要被执行的载入指令中之一的一位址,与储存缓冲器中至少一储存指令的位址;资料路径控制逻辑,以决定载入指令是否由记忆体或由储存缓冲器中的一个读取资料。15.一种处理器包含:一记忆体排序缓冲器包括:载入缓冲器以保存线的载入指令;储存缓冲器以保存线的储存指令;和比较电路,以比较要被执行储存指令中之一的一位址与状态位元,与载入指令中至少一者之一位址与状态位元;和侦测逻辑,以根据比较决定是否要重演一或多个载入指令。图式简单说明:第一图是一处理器之一实施例中某些元件的高阶方块图示。第二图是根据本发明一实施例之处理器的方块图。第三图是根据本发明另一实施例之处理器的方块图。第四图是一两线的范例之流程图。第五图是一两线的另一范例之流程图。第六图是一四线的范例之流程图。第七图是显示第六图之线的重叠执行的图形显示。第八图是说明本发明一实施例之个别追踪缓冲器的方块图。第九图显示指出在两个时点上程式与退役顺序的一个阵列。第十图是第八图中追踪缓冲器一实施例之某些元件的方块图表示。第十一图是第八图中追踪缓冲器另一实施例之某些元件的方块图表示。第十二图是第十图的追踪缓冲器一指令伫列阵列之一实施例的部份图形表示。第十三图是第十图的追踪缓冲器一资料与附属性阵列之一实施例的部份图形表示。第十四图举例说明用来产生第十图的阵列之附属性栏位的修饰器暂存器之一实施例与一被修正过的暂存器。第十五图是一用来产生第十三图的阵列之附属性栏位的逻辑或闸。第十六图说明一实施例产生第十三图的阵列之附属性栏位的运作之一流程图。第十七图是根据本发明之一实施例在一追踪缓冲器中一特定暂存器和位置有附属性的图解表示法。第十八图是第十图的追踪缓冲器的一输出暂存器档案一实施例之部分图解表示法。第十九图是第十图的追踪缓冲器的一输入暂存器档案一实施例之部分图解表示法。第二十图是根据本发明一实施例用以连接第十八图之输出暂存器档案与第十九图之输入暂存器档案的比较器与重演触发逻辑之方块图。第二十一图是说明输出暂存器档案的内容可被使用时点之流程图。第二十二图是说明根据本发明一实施例于第二图之MOB中,个别记忆体排序缓冲器(MOB)的方块图。第二十三图是第二十二图的MOB中之一个的储存缓冲器一实施例的部分图式表示。第二十四图是第二十二图的MOB中之一个的载入缓冲器一实施例的部分图式表示。第二十五图举例说明一比较器比较载入与储存指令的位址。第二十六图举例说明一比较器比较储存与载入指令的位址。第二十七图是根据本发明之一实施例的MOB控制电路与储存缓冲器的方块图表示。第二十八图是是根据本发明之一实施例的MOB控制电路与载入缓冲器的方块图表示。第二十九图是六条线的例子之流程图。第三十图是说明在一时点t1第二十九图的线之间的关系之树。第三十一图是说明假设在线T1退役之前,线T4被重新设定之时点t2,第二十九图的线间的关系之树。第三十二图是说明假设线T4被重新设定之前线T1退役之时点t2,第二十九图的线间的关系之树。第三十三图是说明在时点t3第二十九图的线间的关系之树。第三十四图是一流程图,说明五条线的例子。第三十五图是说明在时点t1第三十四图的线间之关系的树。第三十六图是说明在时点t2第三十四图的线间之关系的树。第三十七图是根据第二图以外之另一实施例之处理器的方块图。第三十八图是包含第二图的处理器之一电脑系统。 |
