Method for forming self aligned selective silicide layer using chemical mechanical polishing in merged DRAM logic

摘要

게이트 전극 위에만 실리사이드층을 형성하는 제1 영역과, 게이트 전극, 소오스 및 드레인 영역 위에 모두 실리사이드층을 형성하는 제2 영역을 포함하는 반도체 소자의 제조공정에서, 연마저지층과 산화막을 순차적으로 적층하고 화학기계적 연마(CMP) 공정을 진행하여, 게이트 전극이 자기 정렬(Self Align) 방식으로 노출되게 한 후에 제1 실리사이드층을 형성함으로써 미세한 선폭을 갖는 반도체 소자의 제조공정에서 발생할 수 있는 미스얼라인(misalign)을 억제할 수 있다. 이어서 제1 영역에서 제1 절연막을 적층하고 반도체 기판과 직접 연결되는 콘택홀을 형성할 때에 콘택홀 하부에 제2 실리사이드층을 형성하여 커패시터의 콘택저항 및 누설전류가 커지는 것을 방지할 수 있다.