| 主权项 |
1.一种用于积体电路之零电压/零电流熔丝配置,其包含二闩锁(8,1;7,3)彼此耦合。2.如申请专利范围第1项之熔丝配置,其中该第一闩锁系由NOR电路(8)及第一反相器(1)形成,及第二闩锁系由NFET电路(7)及第二反相器(3)形成。3.如申请专利范围第1或2项之熔丝配置,其中该熔丝(2)系连结于相等尺寸之二NFET(4,7)间。4.如申请专利范围第2项之熔丝配置,其中该第一及第二反相器(1,3)系由PFET电路(6,16)及NFET电路(4,14)形成。5.如申请专利范围第4项之熔丝配置,其中第一反相器(1)之PFET(6)具有大的宽度/长度(W/L)比及NFET(4,7)具有小W/L比且具相等尺寸。6.如前述申请专利范围任一项之熔丝配置,其中当熔丝熔断时,熔丝(2)两端具相等电位。7.如前述申请专利范围任一项之熔丝配置,其中除了通电外,该配置不引取任何直流电流。图式简单说明:第一图为CMOS技术典型业界现况熔丝配置之设计之方块图,第二图为第一图设计附有熔断熔丝之方块图,第三图说明根据本发明之零电压/零电流熔丝配置之设计;及第四图显示供给INIT脉波之电路。 |
