| 主权项 |
1.一种可缩短牵引时间的PLL电路,包含:一电压控制震荡器;一分频器,用以分割从该电压控制震荡器而来的输出信号频率;一相位侦测器,用以比较标准信号与分频信号的相位,并输出一领先的相位信号与延迟的相位信号;一低通滤波器,用以消除该领先相位信号与该延迟相位信号的高频部份与杂讯;一充电泵,用以依该领先相位信号与该延迟相位信号,对上述的低通滤波器进行充电与放电;以及一电压供应器,用以将一电压供应至该电压控制震荡器之控制端子,该电压系对应于当上述低通滤波器的输出事实上并未连接到该电压控制震荡器之该控制端子时,由该电压控制震荡器的输出频率所决定之期望电压。2.一种可缩短牵引时间的PLL电路,包含:一电压控制震荡器;一分频器,用以分割从该电压控制震荡器而来的输出信号频率;一相位侦测器,用以比较标准信号与分频信号的相位,并输出一领先的相位信号与延迟的相位信号;一低通滤波器,用以消除该领先相位信号与该延迟相位信号的高频部份与杂讯;一充电泵,用以依该领先相位信号与该延迟相位信号,对该低通滤波器的一电容器,进行充电与放电;多数的电压供应器,用以将(复数之)电压供应至该电压控制震荡器之控制端子,该(复数之)电压系对应于当上述低通滤波器的输出事实上并未连接到该电压控制震荡器之该控制端子时,由该电压控制震荡器的输出频率所决定之(复数之)期望电压;以及一开关,用以将该等电压供应器中之任一,实质上连接或完全不连接到上述的电压控制震荡器之该控制端子。3.如申请专利范围第1项的PLL电路,其中该电压供应器包含了第一电容器与第二电容器;第一电容器连接于该电压控制震荡器的该控制端子与一外部电压源之间,而该第二电容器则连接于该控制端子与接地端之间。4.如申请专利范围第2项的PLL电路,其中各该电压供应器包含第一电容器与第二电容器;该第一电容器连接于该电压控制震荡器的该控制端子与一外部电压源之间,而该第二电容器则连接于该控制端子与接地端之间。5.如申请专利范围第3项的PLL电路,其中Ca:Cb=Vo:(Vdd-Vo),Ca是上述第一电容器的电容,Cb则是上述第二电容器的电容,Vdd是上述外部电压源的电压,Vo是对应于上述电压控制震荡器之输出频率的期望电压。6.如申请专利范围第4项的PLL电路,其中Ca:Cb=Vo:(Vdd-Vo),Ca是上述第一电容器的电容,Cb则是上述第二电容器的电容,Vdd是该外电压源的电压,Vo是对应于该电压控制震荡器输出频率的期望电压。7.如申请专利范围第2项的PLL电路,更包含:输入装置,用来接收待机信号以及在分频器中指示分频比的信号;输出装置,当该待机信号启动时,输出用以选择该等电压供应器中之一者的选择信号;多路信号分离装置,当该待机信号启动时,用来输出一旁通信号;连接装置,当该选择信号启动时,用来将上述电压控制震荡器的控制端子与上述电压供应器的其中一作连接;以及短路装置,用来令该低通滤波器与控制端子成为短路。8.如申请专利范围第1项的PLL电路,其中该电压供应器的阻抗比上述低通滤波器的阻抗小。9.如申请专利范围第3项的PLL电路,其中该电压供应器的阻抗比上述低通滤波器的阻抗小。10.如申请专利范围第5项的PLL电路,其中该电压供应器的阻抗比上述低通滤波器的阻抗小。11.如申请专利范围第2项的PLL电路,其中各该电压供应器的阻抗比该低通滤波器的阻抗小。12.如申请专利范围第4项的PLL电路,其中各该电压供应器的阻抗比该低通滤波器的阻抗小。13.如申请专利范围第6项的PLL电路,其中上述电压供应器的阻抗比该低通滤波器的阻抗小。图式简单说明:第一图为本发明第一实施形态的PLL电路图。第二图为本发明第二实施形态的PLL电路图。第三图是一多路分配器的电路图。第四图A是一类比开关的电路图。第四图B是一电容器部份的电路图。第五图是一习知PLL电路的基本电路图。第六图是一日本申请专利公开号码平8-228148(1996)的习知PLL电路图。 |
