| 主权项 |
1.一种在半导体底材上制造双重镶嵌(dual damascene)结构之方法,该方法至少包含下列步骤:提供一半导体底材,其中该半导体底材上具有第一介电层,且该第一介电层上具有蚀刻停止层,而该蚀刻停止层上则具有第二介电层;蚀刻该第二介电层直至抵达该蚀刻停止层,以形成第一开口与第二开口于该第二介电层上,其中上述第二开口之尺寸大于该第一开口之尺寸;形成高分子层于该第二介电层与该蚀刻停止层之表面上,其中该高分子层可封闭该第一开口,且填入部份该第二开口以定义第三开口于该第二开口中;使用位于该第二开口侧壁上之该高分子层作为罩幂,蚀刻该第三开口底部之该高分子层、该蚀刻停止层与该第一介电层,且曝露出该半导体底材之上表面;移除该高分子层;且形成导电层以填充于该第一开口、该第二开口与该第三开口中。2.如申请专利范围第1项所述之方法,其中上述之第一介电层是由厚度约4000至10000埃之氧化矽层所构成。3.如申请专利范围第1项所述之方法,其中上述之第二介电层是由厚度约3000至5000埃之氧化矽层所构成。4.如申请专利范围第1项所述之方法,其中上述之蚀刻停止层是由厚度约250至1000埃之氮化矽层所构成。5.如申请专利范围第1项所述之方法,其中上述第一开口之尺寸约为0.2至0.3m。6.如申请专利范围第1项所述之方法,其中位于上述第一开口两边侧壁上方之该高分子层分别形成悬凸结构(overhang),且该悬凸结构可彼此接触以封闭该第一开口。7.如申请专利范围第1项所述之方法,其中上述之第一开口用以定义沟渠图案。8.如申请专利范围第1项所述之方法,其中上述之第三开口用以定义接触孔图案。9.如申请专利范围第1项所述之方法,其中上述高分子层是藉着调整蚀刻该第二介电层程序中之蚀刻配方而形成。10.如申请专利范围第9项所述之方法,其中上述形成高分子层之蚀刻配方包括C4F8约6至8 sccm;CO约360至480 sccm;偏压功率约400至800 Watt;与温度约0至20℃。11.如申请专利范围第1项所述之方法,其中上述高分子层之厚度为T,且该第一开口之该尺寸为L,则2T>L。12.如申请专利范围第1项所述之方法,其中上述第三开口之尺寸约为0.35至0.4m。13.如申请专利范围第1项所述之方法,其中上述高分子层之厚度约为1000至2500埃。14.一种在半导体底材上制造双重镶嵌结构之方法,该方法至少包含下列步骤:形成第一介电层于该半导体底材之上;形成第二介电层于该第一介电层之上;蚀刻该第二介电层直至抵达该第一介电层为止,以定义沟渠图案与开口图案于该第二介电层上,其中上述开口图案之尺寸大于该沟渠图案之尺寸;形成高分子层于该第二介电层与该第一介电层之表面上且分别形成于该沟渠之底部与侧壁上以及该开口之底部与侧壁上,其中位于该沟渠侧壁上方之该高分子层具有悬凸结构(overhang)以封闭该沟渠,且位于该开口底部与侧壁上之部份该高分子层可定义接触孔图案于该开口中;移除位于该接触孔底部之该高分子层,以曝露出部份该第一介电层;使用该高分子层作为蚀刻罩幂,蚀刻该第一介电层以定义该接触孔之图案于该第一介电层上,且曝露出该半导体底材之上表面;移除该高分子层;且形成导电层以填充于该沟渠、该开口与该接触孔中。15.如申请专利范围第14项所述之方法,其中上述之第一介电层是由厚度约4000至10000埃之氧化矽层所构成。16.如申请专利范围第14项所述之方法,其中上述之第二介电层是由厚度约3000至5000埃之氧化矽层所构成。17.如申请专利范围第14项所述之方法,其中上述沟渠图案之尺寸约为0.2至0.5m。18.如申请专利范围第14项所述之方法,其中上述形成高分子层之配方包括约6至8 sccm之C4F8;约360至480 sccm之CO;约400至800 Watt的偏压功率;与约0至20℃之温度。19.如申请专利范围第14项所述之方法,其中上述高分子层之厚度为T(约1000至2500埃),且该沟渠图案之该尺寸为L,则2T>L。图式简单说明:第一图为半导体晶片之截面图,显示根据本发明提供一底材,且在该区材依序形成第一介电层、蚀刻停止层与第二介电层之步骤;第二图为本发明中所使用之光罩其正面俯视图,其中该光罩上具有沟渠图案与开口图案;第三图A、B为半导体晶片之截面图,显示根据本发明形成沟渠图案与开口图案于第二介电层上;第四图A、B为半导体晶片之截面图,显示根据本发明形成高分子层于部份沟渠图案与部份开口图案中;第五图A、B为半导体晶片之截面图,显示根据本发明移除所曝露之蚀刻停止层;第六图A、B为半导体晶片之截面图,显示根据本发明使用高分子层及蚀刻停止层作为蚀刻罩幂,定义接触孔图案于第一介电层上;第七图A、B为半导体晶片之截面图,显示根据本发明形成导电层于沟渠、开口与接触孔中之步骤;及第八图A、B为半导体晶片之截面图,显示根据本发明进行化学机械研磨(CMP)程序,以移除位于第二介电层上表面之导电层。 |
