| 主权项 |
1.一种用于决定迟延时间之半导体装置,包含:通过两相邻迟延电路之连接点作串联连接之多数迟延电路;用于选择自两相邻迟延电路供给之多数参考迟延信号之一之选择措施;及用于根据选出之参考迟延信号之一选择性地决定迟延时间之决定措施。2.一种用于藉选择多数作串联连接之迟延电路之连接点输出之多数参考迟延信号之一以改变迟延时间之半导体装置,包含:用于在第1时序及第2时序产生信号之参考脉冲产生措施,该第1时序和第2时序之间隔系等于既定迟延时间之时间间隔;用于比较在第1时序时产生并通过迟延电路而生成之多数参考迟延信号与第2时序以得出比较之结果之迟延比较措施;用于根据迟延比较措施得出之比较结果以选择参考迟延信号之一俾参考选出之参考迟延信号之一决定迟延时间之迟延设定措施。3.如申请专利范围第2项之半导体装置,其中该参考脉冲产生措施包含:产生时钟信号之振荡器;计数时钟信号之计数器;及侦测计数器之计数値是否已达既定値,并当侦测出计数値已达既定値时输出侦测信号之比较器。4.如申请专利范围第3项之半导体装置,其中该参考脉冲产生措施含有当迟延设定动作开始时藉设定步骤而产生第1时序之信号及响应来自比较器之侦测信号而被重设以输出第2时序之信号之设定一重设正反器。5.如申请专利范围第2项之半导体装置,其中该参考脉冲产生措施包含:被用于起动设定动作之信号所重设之计数器;侦测计数器之値是否等于第1値,及在第1时序时产生之计数値与第1値一致时输出一致信号之第1比较器;及侦测计数器之値是否等于第2値,及在第2时序产生之计数値与第2値一致时输出一致信号之第2比较器。6.如申请专利范围第1项之半导体装置,其中该迟延决定措施包含:多数之资料保持措施,每个措施皆被供予参考迟延信号,并在第2时序时接收及保持参考迟延信号。7.如申请专利范围第6项之半导体装置,其中该资料保持措施含有正反器。8.如申请专利范围第2项之半导体装置,其中该迟延设定措施包含:用于侦测最接近于既定迟延时间之参考迟延信号之迟延侦测措施;及用于根据迟延侦测措施之输出设定多数参考迟延信号之一之设定开关。9.如申请专利范围第8项之半导体装置,其中该迟延侦测措施选择最接近于既定迟定迟延时间但不超高既定迟延时间之参考迟延信号。10.如申请专利范围第9项之半导体装置,其中该迟延侦测措施包含:响应参考迟延信号以产生第1逻辑位准之信号之第1)设定措施,响应参考迟延信号以产生第2逻辑位准之信号之第2)设定措施;及对第1设定措施之输出和第2设定措施之输出之倒反执行AND运算之AND电路。11.如申请专利范围第8项之半导体装置,其中该迟延侦测措施选择最接近于既定迟延时间但不超高既定迟延时间之参考迟延信号。12.如申请专利范围第11项之半导体装置,其中该迟延侦测措施包含:响应参考迟延信号以产生第1逻辑位准信号之第1设定措施;响应参考迟延信号以产生第2逻辑位准信号之第2设定措施;及对第1设定措施之输出之倒反及第2设定措施之输出执行AND运算之AND电路。13.一种用于藉选择多数作串联连接之迟延电路之连接点输出之多数参考迟延信号之一以改变迟延时间之半导体装置,包含:用于在第1时序及第2时序信号之参考脉冲产生措施,该第1时序和第2时序之间隔系等于既定时间之时间间隔;用于供给根据第1时序产生之信号至迟延电路以比较电路之输出和第2时序之迟延决定措施;及用于根据迟延决定之结果选出通过迟延电路之多数参考迟延信号之一俾产生选择信号之迟延设定措施。14.如申请专利范围第13项之半导体装置,其中该参考脉冲产生措施包含第1时序及第2时序并产生第1时序和第2时序之间隔系等于既定迟延时间之参考脉冲信号,此参考脉冲信号产生之次数系与参考迟延信号之数相等。15.如申请专利范围第13项之半导体装置,其中该迟延决定措施包含:计数参考脉冲产生措施之输出脉冲之计数器;根据计数器之计数値选择参考迟延信号之一并将选出之信号送至输出端子之设定开关;根据计数器之计数値选择决定之信号之取样开关;及用于在第2时序时保持来自取样开关之输出资料之资料保持措施。16.一种用于选择迟延时间并事先设有多数迟延电路之半导体装置,包含:用于根据通过每个迟延电路之前及后之参考脉冲信号侦测参考迟延信号之迟延时间,并根据侦测之结果输出参考迟延信号之一。17.如申请专利范围第16项之半导体装置,其中该迟延产生措施包含:供给参考脉冲信号之参考脉冲产生器;用于比较每个通过迟延电路之前及后之参考迟延信号与参考脉冲信号俾判定每个参考迟延信号之迟延时间是否在既定値内之迟延决定措施;及用于根据迟延决定措施之判定结果选择通过迟延回路之前及后之参考迟延信号之一并输出该被选出之参考迟延信号之一之迟延设定措施。图式简单说明:第一图系示出本发明之第1实例之半导体装置之迟延产生电路之方块图;第二图系示出第一图所示之迟延产生电路之时序图;第三图系示出第一图所示之参者脉冲产生器之方块图;第四图系示出第三图所示之参考脉冲产生器之时序图;第五图系示出本发明之第2实例之半导体装置之迟延产生电路之方块图;第六图系示出第五图之参考脉冲产生器之方块图;第七图系示出第五图之迟延产生电路之时序图;第八图系示出本发明之第3实例之半导体装置之迟延产生电路之方块图;及第九图系第八图之迟延产生电路之时序图。 |
