| 主权项 |
1.一种半导体装置,系具有由记忆区块部起向其外侧延伸,在上述记忆区块部外侧之境界部终止,平行配置之第1及第2配线;上述第1及第2配线之终端部,系于上述第1及第2配线之长度方向偏移形成。2.如申请专利范围第1项之半导体装置,其中上述第1配线及第2配线之终端部,系以上述第1配线及第2配线之节矩之1/2以上,上述第1配线及第2配线之节矩分以下偏移形成。3.如申请专利范围第1项之半导体装置,其中上述第1配线及第2配线之终端部,系以上述第1配线及第2配线之节矩之1/2以上,上述第1配线及第2配线之节矩分以下系相邻形成。4.一种半导体装置,系具有:与第1方向平行之第1多数配线;及配置于与上述第1方向交叉之第2方向的第2多数配线;在上述第1多数配线之中之第1配线及第配线之一端侧配置接触孔,在与上述一端侧相反之另一端侧,上述第1配线及第2配线,上述第1方向之长度终止于不同长度。5.如申请专利范围第4项之半导体装置,其中上述长度,系相差上述第1配线与第2配线之节矩之1/2以上。6.如申请专利范围第4项之半导体装置,其中上述第1配线与第2配线系相邻设置,在上述接触孔与第1配线之连接部设补助图型,上述第1配线与第2配线之间隔设为P时,上述补助图型之第1方向之长度为P/2以上,第2方向之长度为P/10以上P/2以下。7.一种半导体装置,系具有分别平行相邻之第1,第2,第3,第4配线,在上述第1配线及第2配线之一端侧配置接触孔,在上述第3配线及第4配线之上述一端侧之相反之另一端侧配置接触孔,上述第1,第2配线,在上述另一端侧,上述第1及第2配线以不同长度终止,而且,上述第3,第4配线,在上述一端侧,上述第3及第4配线以不同长度终止。8.如申请专利范围第7项之半导体装置,其中上述第1配线及第2配线之终端部,系以上述第1配线及第2配线之节矩之1/2以上,上述第1配线及第2配线之节矩分以下偏移形成。9.一种半导体装置,系具有分别平行相邻之第1,第2,第3,第4配线,在上述第1配线及第3配线之一端侧配置接触孔,在上述第2配线及第4配线之上述一端侧之相反之另一端侧配置接触孔,上述第1,第3配线,在上述另一端侧,上述第1及第3配线以不同长度终止,而且,上述第2,第4配线,在上述一端侧,上述第2及第4配线以不同长度终止。10.如申请专利范围9项之半导体装置,其中上述第1配线及第3配线之终端部,系以上述第1配线及第3配线之节矩之1/2以上,上述第1配线及第3配线之节矩分以下偏移形成。11.一种半导体装置,系具有分别平行相邻之第1,第2,第3,第4配线,在上述第1配线及第4配线之一端侧配置接触孔,在上述第2配线及第3配线之上述一端侧之相反之另一端侧配置接触孔,上述第1,第4配线,在上述另一端侧,上述第1及第4配线以不同长度终止,而且,上述第2,第3配线,在上述一端侧,上述第2及第3配线以不同长度终止。12.如申请专利范围第11项之半导体装置,其中上述第1配线及第4配线之终端部,系以上述第1配线及第4配线之节矩之1/2以上,上述第1配线及第4配线之节矩分以下偏移形成。13.一种半导体装置,系具有:与第1方向平行之第1多数配线形成之字元线;与上述字元线交叉,且平行于第2方向之多数资料线;及配置于上述字元线与资料线之交叉点,具电晶体之多数记忆格;在上述第1多数配线之中,在第1配线及第2配线之一端侧配置接触孔,在与上述一端侧相反之另一端侧,上述第1配线与第2配线,其上述第1方向之长度以不同长度终止。14.如申请专利范围第13项之半导体装置,其中上述字元线,系连接上述电晶体之闸极。15.如申请专利范围第13项之半导体装置,其中上述资料线系连接上述电晶体之源极或汲极。16.如申请专利范围第13项之半导体装置,其中上述记忆格具有MIS电晶体及电容器。17.如申请专利范围第13项之半导体装置,其中上述记忆格包含具有浮动闸极之MIS电晶体。18.如申请专利范围第13项之半导体装置,其中上述记忆格具有第1及第2反相器电路,上述第1反相器电路之输出端接第2反相器电路之输入端,上述第2反相器电路之输出端接第2反相器电路之输入端。19.如申请专利范围第13项之半导体装置,其中与上述第1方向平行之多数配置为MIS电晶体之闸极,长边具有平行于上述第2方向之多数MIS电晶体之能动领域。20.一种半导体装置,系具有:互相平行之第1及第2字元线;与上述字元线交叉之资料线;及配置于上述字元线与资料线之交叉点的记忆格;在上述第1及第2字元线之一端接上述字元线驱动电路,在与上述一端侧相反之另一端侧,上述第1及第2字元线以不同长度终止。21.如申请专利范围第20项之半导体装置,其中上述第1及第2字元线,系以上述第1及第2字元线之节矩之1/2以上,上述第1及第2字元线之节矩分以下偏移终止。22.一种半导体装置,系具有:互为平行且相邻之第1,第2,第3,第4字元线;与上述字元线交叉之多数资料线;配置于上述多数字元线与多数资料线之特定交叉点之多数记忆格;在上述第1及第2字元线之一端部,驱动上述第1及第2字元线之各个字元线驱动电路;及在上述第3及第4字元线之与上述一端侧相反之另一端,驱动上述第3及第4字元线之字元线驱动电路;在上述第1,第2字元线之上述另一端侧,上述第1及第2字元线系于长边方向呈偏移终止,在上述第3,第4字元线之上述一端侧,上述第3及第4字元线系于长边方向呈偏移终止。23.一种半导体装置,系具有:字元线;与上述字元线交叉,且互为平行之第1及第2资料线;配置于上述字元线与资料线之交叉点的记忆格;及在上述第1及第2资料线之一端侧,放大上述资料线上之信号的第1及第2感测放大器。在与上述一端侧相反之另一端侧,上述第1及第2资料线系以特定长度差终止。24.如申请专利范围第23项之半导体装置,其中上述第1及第2资料线,系以上述第1及第2资料线之节矩之1/2以上,上述第1及第2资料线之节矩分以下偏移终止。25.一种半导体装置,系具有:字元线及与上述字元线交叉,相邻且互为平行之第1,第2,第3,第4资料线;在上述第1及第2资料线之一端部分别接感测放大器,在上述第3资料线及第4资料线之与上述一端部为相反之另一端部分别接感测放大器,在上述第1,第2资料线之上述另一端部,上述第1及第2资料线之长边方向之长度以不同长度终止,在上述第3,第4资料线之上述另一端部,上述第3及第4资料线之长边方向长度以不同长度终止。26.一种半导体装置,系具有:字元线及与上述字元线交叉,相邻且互为平行之第1,第2,第3,第4资料线;在上述第1及第3资料线之一端部分别接感测放大器,在上述第2资料线及第4资料线之与上述一端部为相反之另一端部分别接感测放大器,在上述第1,第3资料线之上述另一端部,上述第1及第3资料线之长边方向之长度以不同长度终止,在上述第2,第4资料线之上述另一端部,上述第2及第4长边方向长度以不同长度终止。27.一种图型形成方法,其特征为使用具备对从记忆区块部向其外侧延伸,在上述记忆区块外侧之境界部终止,且平行形成之第1及第2配线进行图型化处理用之上述第1配线所对应第1开口部及第2配线所对应第2开口部,上述第1开口部及第2开口部之终端部系于上述第1及第2开口部之长度方向偏移形成之掩罩,对阻剂膜进行图型化曝光处理。28.如申请专利范围第27项之图型形成方法,其中上述曝光光之波长设为,开口数为NA,缩小率为K时,上述第1开口部与第2开口部之间隔为/(NAK)以下。29.如申请专利范围第27项之图型形成方法,其中上述开口部,系形成为宽度朝该开口部之终端方向变小。30.如申请专利范围第27项之图型形成方法,其中上述开口部,该开口部之终端部系具有分别不平行于上述开口部之长边方向及短边方向之边。31.如申请专利范围第27项之图型形成方法,其中上述第1开口部与第2开口部,实质上系照射逆相位之光。图式简单说明:第一图(a)、(b):本发明之第1非对称字元线端。第二图(a)、(b)本发明之第1非对称字元线端之光学模拟结果。第三图:DRAM之晶片构成图。第四图:交互配置阶层WD方式阵列之构成图。第五图:交互配置阶层WD方式阵列之电路图。第六图(a)、(b):本发明之非对称字元线端及资料线端。第七图(a)、(b):本发明之第2,第3非对称字元线端。第八图(a)、(b):本发明之第3非对称字元线端之光学模拟结果。第九图(a)、(b):本发明之第4,5非对称字元线端。第十图(a)、(b):本发明之第4非对称字元线端之光学模拟结果。第十一图(a)、(b):本发明之第5非对称字元线端之光学模拟结果。第十二图(a)、(b):本发明之第1非对称资料线端。第十三图:使用本发明之非对称闸极之闸极阵列。第十四图(a)、(b):习知字元线端。第十五图(a)、(b):习知字元线前端之光学模拟结果。第十六图(a)、(b):习知第2字元线前端之光学模拟结果。 |
