| 主权项 |
1.一种CMOS影像感测器之结构,其包括:一基底,该基底之电性为一第一导电型;一感测区,位于该基底中,且该感测区之电性为一第二导电型;以及一掺杂区,位于该感测区之表面上,且该掺杂区之电性为该第一导电型。2.如申请专利范围第1项所述之CMOS影像感测器之结构,其中该第一导电型为P型,该第二导电型为N型。3.如申请专利范围第1项所述之CMOS影像感测器之结构,其中该第一导电型为N型,该第二导电型为P型。4.如申请专利范围第1项所述之CMOS影像感测器之结构,其中该感测区之深度约为0.6-1.5m。5.如申请专利范围第1项所述之CMOS影像感测器之结构,其中该掺杂区之深度约为0.05-0.2m。6.如申请专利范围第1项所述之CMOS影像感测器之结构,其中该基底更包括:一井区,位于该感测区以外之部分该基底中;以及一隔离区,位于该基底上,且该隔离区介于该感测区与该井区之间。7.如申请专利范围第6项所述之CMOS影像感测器之结构,其中更包括:一场效电晶体,位于该井区,该场效电晶体具有一源极/汲极区;一抗击穿离子布植区,位于该感测区之外之该基底中;以及一场隔离离子布植区,位于该感测区之外之该基底。8.一种CMOS影像感测器之制造方法,其包括:提供一基底,该基底之电性为一第一导电型,且该基底具有一欲形成感测区之区域:于该基底之该欲形成感测区之区域外,形成一井区;于该基底上,形成一隔离区,且该隔离区介于该井区与该欲形成感测区之区域之间;于该井区上,形成一场效电晶体;于该基底之该欲形成感测区之区域中,形成一感测区,该感测区之电性为一第二导电型;以及于该感测区之表面上,形成一掺杂区,该掺杂区之电性为该第一导电型。9.如申请专利范围第8项所述之CMOS影像感测器之制造方法,其中该第一导电型为P型,该第二导电型为N型。10.如申请专利范围第8项所述之CMOS影像感测器之制造方法,其中该第一导电型为N型,该第二导电型为P型。11.如申请专利范围第8项所述之CMOS影像感测器之制造方法,其中该感测区之形成方法包括一离子布植步骤,该离子布植步骤之掺杂离子包括N型掺杂离子,其离子植入的浓度约为1016/cm3-2.OlO17/cm3,植入深度约为0.6-1.5m。12.如申请专利范围第8项所述之CMOS影像感测器之制造方法,其中该掺杂区之形成方法包括一离子布植步骤,该离子布植步骤之掺杂离子包括P型掺杂离子,其离子植入的浓度约为1019/cm3-2.OlO20/cm3,植入深度约为0.05-0.2m。13.如申请专利范围第8项所述之CMOS影像感测器之制造方法,其中在形成井区之步骤之后,以及形成隔离区之步骤之前,更包括:进行一场隔离离子布植制程,于该欲形成感测区之区域外,形成一场隔离离子布植区。14.如申请专利范围第8项所述之CMOS影像感测器之制造方法,其中在形成隔离区之步骤之后,以及形成该场效电晶体之步骤之前,更包括:进行一抗击穿离子布植制程,于该欲形成感测区之区域外,形成一抗击穿离子布植区。15.一种CMOS影像感测器之制造方法,其包括:提供一基底,该基底之电性为一第一导电型,且该基底具有一欲形成感测区之区域;于该基底之该欲形成感测区之外,形成一井区;进行一场隔离离子布植制程,于欲形成感测区之区域外形成一场隔离离子布植区;于该基底上,形成一隔离区,且该隔离区介于该井区与该欲形成感测区之区域之间;进行一抗击穿离子布植制程,欲形成感测区之区域外形成一抗击穿离子布植区;于该井区上,形成一场效电晶体;于该基底之该欲形成感测区之区域中,形成一感测区,该感测区之电性为一第二导电型;以及于该感测区之表面上,形成一掺杂区,该掺杂区之电性为该第一导电型。16.如申请专利范围第15项所述之CMOS影像感测器之制造方法,其中该第一导电型为P型,该第二导电型为N型。17.如申请专利范围第15项所述之CMOS影像感测器之制造方法,其中该第一导电型为N型,该第二导电型为P型。18.如申请专利范围第15项所述之CMOS影像感测器之制造方法,其中该感测区之形成方法包括一离子布植步骤,该离子布植步骤之掺杂离子包括N型掺杂离子,其离子植入的浓度约为1016/cm3-2.OlO17/cm3,植入深度约为0.6-l.5m。19.如申请专利范围第15项所述之CMOS影像感测器之制造方法,其中该掺杂区之形成方法包括一离子布植步骤,该离子布植步骤之掺杂离子包括P型掺杂离子,其离子植入的浓度约为1019/cm3-2.OlO20/cm3,植入深度约为0.05-0.2m。图式简单说明:第一图系显示习知一种影像感测器之剖面图;以及第二图A至第二图F系显示根据本发明较佳实施例之一种影像感测器之制造流程剖面图。 |
