| 摘要 |
<p>L'invention concerne un système multi-processeur intégré équipé de blocs (130, 131, 132, 133) de processeurs (25) sur un bus grande vitesse de transactions fractionnées (16) dans lequel un dispositif cible génère un accusé de réception de transaction (TACK) en réponse à la réception d'une demande provenant d'un dispositif principal du bus. Le dispositif principal et le dispositif cible sont connectés au bus par une interface de bus global (17; 31B, 33B) avec des enregistrements FIFO (31A, 33A) servant de tampons, et l'interface cible comprend un générateur TACK (Fig. 6) faisant basculer l'état de la ligne TACK (TACK#) du bus global suite à une demande d'émission adressée au dispositif cible. Un dispositif de bus implicite au repos (BIDD) (18; Fig. 8) génère un signal TACK lorsqu'il n'y a pas de dispositif sur le bus, et détecte également l'absence de toute réponse TACK (165) en surveillant l'état de la ligne TACK, indiquant ainsi qu'un dispositif principal a essayé de s'adresser à un dispositif cible non existant. Le BIDD génère alors une réponse fictive pour le dispositif principal interrogateur avec des indicateurs de données indiquant que les données sont incorrectes.</p> |
