高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程

摘要

浅沟槽隔离区(shallow trench isolation)制程是近来颇受重视的半导体制造技术，传统上系利用化学气相沈积(CVD)程序形成一介电层以填入基底的沟槽中，但随着积体电路密度不断提高而元件尺寸日渐缩小的发展，上述沈积技术并不易将介电层完全填满沟槽，导致元件的隔离效果受到影响。为改善上述问题，一种高密度电浆化学气相沈积(HDPCVD)技术被提出，其主要以O2和SiH4当作反应物来沈积介电层，同时以Ar电浆溅击清除沟槽侧壁上半部介电层的突出部(overhang)，可有效改善介电层填入沟槽的效果。然而，高密度电浆化学气相沈积程序中的Ar电浆溅击，却也容易造成沟槽侧壁的损伤(damage)和金属杂质的污染，带来影响元件性质的新问题。因此，本发明提出一种改良式浅沟槽隔离区之制造方法，其在施行高密度电浆化学气相沈积程序之前，先以低压化学气相沈积程序(LPCVD)形成一四乙氧基矽甲烷氧化物层(TEOS)，或是以次常压化学气相沈积程序(SACVD)形成一臭氧-四乙氧基矽甲烷氧化物层(O3- TEOS)，覆盖在沟槽表面上以为底层，除了仍可保有高密度电浆化学气相沈积程序的良好沟槽填入效果，并可进一步避免沟槽侧壁损伤和金属杂质污染的问题。

主权项

1.一种高密度电浆化学气相沈积(HDPCVD)技术形成浅沟槽隔离区(shallow trenchisolation)之制程,包括下列步骤:形成一遮蔽层于一半导体基底表面上;定义出该遮蔽层的图案,露出该半导体基底欲形成元件隔离区的部分;利用该遮蔽层当作罩幕,蚀刻该半导体基底以形成沟槽;施行一热氧化程序成长一薄氧化层,覆盖于该沟槽的底部和侧壁上;施行一温和的沈积程序以形成一介电材料底层,覆盖在该薄氧化层和该遮蔽层之表面上;以及施行一高密度电浆化学气相沈积程序以形成一介电层,填满该沟槽而完成浅沟槽隔离区之制程。2.如申请专利范围第1项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该遮蔽层系包括一垫氧化层和一氮化矽层。3.如申请专利范围第2项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该垫氧化层的厚度系介于50和200之间。4.如申请专利范围第2项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该氮化矽层的厚度系介于500和2000之间。5.如申请专利范围第1项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该沟槽的深度系介于3500和5000之间。6.如申请专利范围第1项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该薄氧化层的厚度约为180。7.如申请专利范围第1项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该温和的沈积程序系一次常压化学气相沈积程序(SACVD),其于温度约为480℃、压力约为60Torr条件下,利用臭氧(O3)和四乙氧基矽甲烷(TEOS)当作原料而形成一氧化物层当作该介电材料底层,其厚度介于300和1000之间。8.如申请专利范围第1项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,在施行温和的沈积程序之后,更包括下列步骤:于温度约为1000℃条件下,对该介电材料底层作密化处理(densification)约2小时,以提升其抗蚀刻能力。9.如申请专利范围第1项所述一种高密度电浆化学气相沈积技术形成浅沟槽隔离区之制程,其中该高密度电浆化学气相沈积程序系使用O2和SiH4当作反应物,并施以Ar电浆溅击来沈积该介电层。图式简单说明:第一图A至第一图C均为剖面图,绘示以习知高密度电浆化学气相沈积技术形成浅沟槽隔离区的制造流程;以及第二图A至第二图C均为剖面图,绘示根据本发明改良方法一较佳实施例的制造流程。