萧克莱二极体结构之唯读记忆体元件及其制造方法

摘要

一种萧克莱二极体结构之唯读记忆体元件及其制造方法，其特点在以萧克莱二极体结构作为唯读记忆体之记忆单元，得以提供记忆体较大电流，并以定义接触窗作为唯读记忆体之编码，取代传统唯读记忆体以通道电晶体为记忆单元，并需经过离子植入进行编码布植，使导通电流受限。且以萧克莱二极体结构作为唯读记忆体之记忆单元，各记忆单元以绝缘层相隔，可减少元件使用的面积，增加积集度。

主权项

/AIT{1.一种萧克莱二极体结构唯读记忆体元件之制造方法,包括下列步骤:}/ait{(a)提供一平面,在该平面上以磊晶制程依序形成一浓的第二型杂质层、一淡的第一型杂质层、一淡的第二型杂质层、以及一浓的第一型杂质层;}/ait{(b)定义上述该浓的第二型杂质层、该淡的第一型杂质层、该淡的第二型杂质层、以及该浓的第一型杂质层的图案,形成沿一第一方向复数条相间的位元线;}/ait{(c)在上述各层表面形成一第一绝缘层;}/ait{(d)定义该第一绝缘层、该浓的第一型杂质层、该淡的第二型杂质层与该淡的第一型杂质层的图案,形成复数个第一接触窗,并露出该浓的第二型杂质层;}/ait{(e)在该些第一接触窗侧壁形成复数个间隙壁;}/ait{(f)以该第一绝缘层与该些间隙壁为罩幕,利用一第二型离子经由该些第一接触窗对该浓的第二型杂质层进行掺杂,形成复数个第二型杂质扩散区;}/ait{(g)定义该第一绝缘层的图案,在该绝缘层中形成复数个第二接触窗,露出部份该浓的第一型杂质层;}/ait{(h)在该第一绝缘层表面形成一电导体层,并使该电导体层填满该些第二接触窗与该些第一接触窗;以及}/ait{(i)定义该电导体层之图案,在该些第一接触窗上形成复数个导线区,在其余位置则形成沿一第二方向复数条字元线,该第一方向与该第二方向以一角度相交。}/ait{2.如申请专利范围第1项所述之制造方法,其中该第一型为P型,该第二型为N型,该第二型离子为N型离子。}/AIT{3.如申请专利范围第1项所述之制造方法,其中该第一型为N型,该第二型为P型,该第二型离子为P型离子。}/AIT{4.如申请专利范围第1项所述之制造方法,其中该步骤(a)中之该平面为二氧化矽层。}/AIT{5.如申请专利范围第4项所述之制造方法,其中该步骤(a)中之该平面为氮化矽层。}/AIT{6.如申请专利范围第1项所述之制造方法,其中该步骤(a)中之该平面系为一第一型矽基底。}/AIT{7.如申请专利范围第1项所述之制造方法,其中该步骤(a)中之该浓的第二型杂质层其浓度约为10{20/cm3C}/AIT{8.如申请专利范围第1项所述之制造方法,其中该步骤(a)中之该淡的第一型杂质层其浓度约为10{17/cm3C}/AIT{9.如申请专利范围第1项所述之制造方法,其中该步骤(a)中之该淡的第二型杂质层其浓度约为10{16/cm3C}/AIT{10.如申请专利范围第1项所述之制造方法,其中该步骤(a)中之该浓的第一型杂质层其浓度约为10{20/cm3C}/AIT{11.如申请专利范围第1项所述之制造方法,其中该步骤(c)中之该第一绝缘层系为以化学气相沈积法形成之二氧化矽层,再经由平坦化步骤。}/AIT{12.如申请专利范围第11项所述之制造方法,其中该步骤(c)中之该第一绝缘层所进行之平坦化步骤为化学机械研磨法。}/AIT{13.如申请专利范围第11项所述之制造方法,其中该步骤(c)中之该第一绝缘层所进行之平坦化步骤为旋涂式玻璃法。}/AIT{14.如申请专利范围第1项所述之制造方法,其中该步骤(c)中之该第一绝缘层系为系为以化学气相沈积法形成之氮化矽层,再经由平坦化步骤。}/AIT{15.如申请专利范围第14项所述之制造方法,其中该步骤(c)中之该第一绝缘层所进行之平坦化步骤为化学机械研磨法。}/AIT{16.如申请专利范围第14项所述之制造方法,其中该步骤(c)中之该第一绝缘层所进行之平坦化步骤为旋涂式玻璃法。}/AIT{17.如申请专利范围第1项所述之制造方法,其中该步骤(c)中之该些间隙壁系为二氧化矽层。}/AIT{18.如申请专利范围第1项所述之制造方法,其中该步骤(e)中之该些间隙壁系为氮化矽层。}/AIT{19.如申请专利范围第1项所述之制造方法,其中该步骤(h)中之该电导体层系为高杂质浓度之复晶矽层。}/AIT{20.如申请专利范围第1项所述之制造方法,其中该步骤(h)中之该电导体层系为金属层。}/AIT{21.如申请专利范围第1项所述之制造方法,其中该步骤(k)中之该第一方向与该第二方向系为垂直相交。}/AIT{22.一种萧克莱二极体结构唯读记忆体元件之结构,包括;}/ait{一平面;}/ait{复数条位元线,位于该平面上以一第一方向延伸,该些位元线由该平面向上依序包括一浓的第二型杂质层、一淡的第一型杂质层、一淡的第二型杂质层、以及一浓的第一型杂质层;}/ait{一第一绝缘层,位于该平面与该位元线表面;}/ait{复数个第一接触窗,位于该些位元线中,该些第一接触窗深度足以露出该浓的第二型杂质层;}/ait{复数个间隙壁,位于该些第一接触窗之侧壁;}/ait{复数个第二型杂质扩散区,位于该些第一接触窗底部之该浓的第二型杂质层中;}/ait{复数个第二接触窗,位于该第一绝缘层中,并露出部份之该些浓的第一型杂质层;}/ait{复数个导线区,位于该些第一接触窗上方,并填满该些第一接触窗,用以连接该浓的第二型杂质层;以及}/ait{复数条字元线,位于该第一绝缘层表面,并填满该些第二接触窗,该些字元线沿一第二方向延伸,且该第一方向与该第一方向以一角度相交,该些字元线与该些位元线交错形成复数个记忆单元,该些记忆单元中包含有该些接第二触窗者,为导通之记忆单元,该些记忆单元中未包含有该些第二接触窗者,为关闭之记忆单元。}/AIT{23.如申请专利范围第22项所述之结构,其中该第一型为P型,该第二型为N型。}/AIT{24.如申请专利范围第22项所述之结构,其中该第一型为N型,该第二型为P型。}/AIT{25.如申请专利范围第22项所述之结构,其中该平面为二氧化矽层。}/AIT{26.如申请专利范围第22项所述之结构,其中该平面为氮化矽层。}/AIT{27.如申请专利范围第22项所述之结构,其中该平面系为一第一型矽基底。}/AIT{28.如申请专利范围第22项所述之结构,其中该浓的第二型杂质层其浓度约为10{20/cm3C}/AIT{29.如申请专利范围第22项所述之结构,其中该淡的第一型杂质层其浓度约为10{17/cm3C}/AIT{30.如申请专利范围第22项所述之结构,其中该淡的第二型杂质层其浓度约为10{16/cm3C}/AIT{31.如申请专利范围第22项所述之结构,其中该浓的第一型杂质层其浓度约为10{20/cm3C}/AIT{32.如申请专利范围第22项所述之结构,其中该位元线其电流增益大于1。}/AIT{33.如申请专利范围第22项所述之结构,其中该第一绝缘层为经平坦化后之二氧化矽层。}/AIT{34.如申请专利范围第22项所述之结构,其中该第一绝缘层为经平坦化后之氮化矽层。}/AIT{35.如申请专利范围第22项所述之结构,其中该些间隙壁为二氧化矽。}/AIT{36.如申请专利范围第22项所述之结构,其中该些间隙壁为氮化矽。}/AIT{37.如申请专利范围第22项所述之结构,其中该些字元线为高杂质浓度之复晶矽层。}/AIT{38.如申请专利范围第22项所述之结构,其中该些字元线为金属层。}/AIT{39.如申请专利范围第22项所述之结构,其中该第一方向与该第二方向系为垂直相交。}/tt第一图A是一种习知的唯读记忆体结构的部份上视示意图;第一图B是一种习知的唯读记忆体结构的前视剖面示意图;第一图C是一种习知的唯读记忆体结构的侧视剖面示意图;第二图A-第二图I是依照本发明一较实施例,一种萧克莱二极体结构之唯读记忆体元件之制造剖面流程图;第三图是依照本发明一较实施例,一种萧克莱二极体结构之唯读记忆体元件之立体示意图;第四图A是依照本发明一较实施例,一种萧克莱二极体结构之唯读记忆体元件之部份上视示意图;第四图B是依照本发明一较实施例,一种萧克莱二极体结构之唯读记忆体元件之等效电路图;第五图是依照本发明一较实施例,一种萧克莱二极体结构之唯读记忆体元件,其记忆单元之电路图;以及第六图是依照本发明一较实施例,一种萧克莱二极体结构之唯读记忆体元件,字元线电压与电流之关系图。