电容介电质与间隙壁介电质合并蚀刻的制程方法

摘要

本发明系揭露一种积体电路中电容介电质与间隙壁介电质合并蚀刻的制程方法。首先，以掺杂复晶矽及复晶矽化物做为电容之下层电极和MOS之闸极，再沉积高温氧化物以做为电容之介电质﹔接着，沉积复晶矽做为电容上层电极，在完成上层电极之蚀刻后，随后即于表面沉积间隙壁介电质﹔最后，于间隙壁蚀刻步骤时，一并将所留下之电容介电质移除。此制程方法可有效地减少知技艺中一道电容介电质去除之步骤。

主权项

/AIT{1.一种积体电路中金氧半场效电晶体(MOSFET)及电容器的制作方法,系包括:}/ait{(a)在一矽基板上形成隔离电性主动区(ActiveArea)所需的场氧化层(Field Oxide),以作为隔离电性元件之用;}/ait{(b)形成金氧半场效电晶体之闸氧化层(Gate Oxide);}/ait{(c)依序沉积第一复晶矽层和矽化金属层(Silicide);}/ait{(d)定义所述矽化金属层及所述第一复晶矽层,以在所述电性主动区形成金氧半场效电晶体之闸极,以及在所述场氧化层区域形成电容器的下层电极(Bottom Electrode);}/ait{(e)沉积一层复晶矽间氧化层(Inter PolysiliconOxide; IPO),以提供做为电容器介电质;}/ait{(f)沉积一层第二复晶矽层,并定义所述第二复晶矽层,以在所述场氧化层区域形成电容器的上层电极(Upper Electrode);}/ait{(g)沉积一层间隙壁介电质层;}/ait{(h)均向性蚀刻所述间隙壁介电质层及所述复晶矽间氧化层;}/ait{(i)形成金氧半场效电晶体之源极及汲极。}/AIT{2.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第一复晶矽层的厚度系介于1500到3000埃之间。}/AIT{3.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第一复晶矽层系为掺杂复晶矽(doped polysilicon)。}/AIT{4.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第一复晶矽层之制作系为先沉积一层无掺杂复晶矽(Undoped Polysilicon),再加以离子布植。}/AIT{5.如申请专利范围第4项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述离子布植的能量范围系介于30到70 KeV之间。}/AIT{6.如申请专利范围第4项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述离子布植剂量范围系介于1E15到5E16cm{-2之间。}/AIT{7.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第一复晶矽层之制作利用同步磷搀杂(In-situPhosphorus Doped)之低压化学气相沉积法(LPCVD)。}/AIT{8.如申请专利范围第7项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述同步磷搀杂之低压化学气相沉积法的反应气体是PH₃BSiH₄PN₂熔V合气体。}/AIT{9.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述同步磷搀杂之低压化学气相沉积法的反应温度系介于500到600℃之间。}/AIT{10.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述矽化金属的厚度系介于1500到2500埃之间。}/AIT{11.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述矽化金属系为矽化钨(Tungsten Silicide;WSi_xFx.3{/sim2.8)。}/AIT{12.如申请专利范围第11项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述矽化钨系以六氟化钨气体(Hexafluoride Gas;WF₆跟矽甲烷气体(SiH₄作为反应气体之低压化学气相沉积法(LPCVD)所形成。}/AIT{13.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述复晶矽间氧化层系利用低压化学气相沉积法(LPCVD)形成之二氧化矽层(SiliconDioxide;SiO₂。}/AIT{14.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述复晶矽间氧化层的厚度系介于250到500埃之间。}/AIT{15.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第二复晶矽层的厚度系介于1500到3000埃之间。}/AIT{16.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第二复晶矽层系为掺杂复晶矽(dopedpolysilicon)。}/AIT{17.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第二复晶矽层之制作系为先沉积一层无掺杂复晶矽(Undoped Polysilicon),再加以离子布植。}/AIT{18.如申请专利范围第17项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述离子布植的能量范围系介于30到70 KeV之间。}/AIT{19.如申请专利范围第17项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述离子布植剂量范围系介于1E15到5E16cm{-2之间。}/AIT{20.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述第二复晶矽层之制作利用同步磷搀杂(In-situ Phosphorus Doped)之低压化学气相沉积法(LPCVD)。}/AIT{21.如申请专利范围第20项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述同步磷搀杂之低压化学气相沉积法的反应气体是PH₃BSiH₄PN₂熔V合气体。}/AIT{22.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述间隙壁介电质层系利用低压化学气相沉积法(LPCVD)形成之二氧化矽层。}/AIT{23.如申请专利范围第22项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述利用低压化学气相沉积法形成二氧化矽层之反应气体是四乙基矽酸盐(TetraEthOxySilane;TEOS;Si(C₂₅)₄。}/AIT{24.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述间隙壁介电质层的厚度系介于800到2500埃之间。}/AIT{25.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述(h)步骤之均向性蚀刻系采用时间控制蚀刻终止(Time-mode),或以蚀刻终点法控制蚀刻终止(Endpoint-mode)。}/AIT{26.如申请专利范围第1项所述积体电路中金氧半场效电晶体及电容器的制作方法,其中所述其中所述(h)步骤之均向性蚀刻系采用蚀刻终点法控制蚀刻终止(Endpoint- mode)。}/tt第一图为习知技艺中形成电容器及闸极结构之剖面示意图。第二图为习知技艺中形成电容器及金氧半场效电晶体之剖面示意图。第三图为本发明实施例中形成复晶矽化金属闸极及电容器下层电极,并沉积电容器介电质于基板表面之剖面示意图。第四图为本发明实施例中形成电容器复晶矽上层电极之剖面示意图。第五图为本发明实施例中沉积间隙壁介电质于基板表面之剖面示意图。第六图为本发明实施例中形成间隙壁及源/汲极之剖面示意图。