| 主权项 |
1.一种逻辑电路之自动设计方法,其主要特征系用于产生可表示求取乘数与被乘数之积的逻辑电路的资料,而对应于乘数之各位元具备:(a)判断乘数是变数或常数的处理;(b)用以产生当乘数为变数时,可根据乘数之该位元的値在表示被乘数之信号以及表示0之信号中选择其中一个信号,且将所选择之信号当作部分积加以输出之电路之资料而构成的处理;(c)当乘数为常数时,则判断乘数之该位元値是否为1的处理;(d)用以产生当乘数之该位元値的値为1时,可将表示被乘数之信号当作部分积加以输出之电路之资料而构成的处理及;(e)在执行(a)-(d)之处理后,产生一表示将表示被乘数之信号移位1个位元之移位电路的资料,且将该移位电路之输出信号重新设定为表示作为在(a)-(d)之处理中所使用之被乘数之信号的处理;而对应于乘数之所有的位元反覆地执行(a)-(e)的处理。2.一种逻辑电路之自动设计方法,其主要特征系用于产生可表示求取乘数与被乘数之积的逻辑电路的资料,针对由当作乘数之各位元与被乘数之积之多个部分积n个n个地分割而成之各部分积群具备有:(a)用以产生表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(cn)个部分积加以输出之加法电路之资料而构成的处理;(b)在反覆地执行(a)之处理后,将在(a)之处理中所产生之作为加法电路之输出的所有的部分积与在上述多个部分积中,不能成为在(a)之处理中所产生之加法电路之输入信号的部分积重新设定为多个实施(a)之处理之多个部分积的处理;而反覆地执行(a)以及(b)的处理。3.一种逻辑电路之自动设定方法,其主要特征系用于产生可表示求取乘数与被乘数之积的逻辑电路的资料,而针对由当作乘数之各位元与被乘数之积之多个部分积3个3个地分割而构成之各部分积群具备有:(a)用以产生表示输入有属于该部分积群之3个部分积,且将该3个部分积的和当作2个部分积加以输出之进位保存加法器之资料的处理;对应所有之上述多个部分积;(b)在反覆执行完(a)之处理后,将在(a)之处理中所产生之作为进位保存加法器之输出的所有的部分积与在上述多个部分积中不能成为在(a)之处理中所产生之进位保存加法器之输入信号的部分积重新设定为实施(a)之处理之多个部分积的处理;而反覆执行(a)以及(b)之处理直到在(b)之处理中所设定之部分积的个数成为2个为止。4.一种逻辑电路之自动设计方法,其主要特征系用于产生可表示求取乘数与被乘数之积的逻辑电路的资料,而备有:(a)判断作为乘数之各位元与被乘数之积之部分积的个数有几个的处理;(b)当部分积的个数在n个以上时,则针对由多个部分积n个n个地分割而成之各部分积群,(b-1)产生表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(cn)个部分积加以输出之加法电路的资料,针对所有上述多个部分积,(b-2)在反覆执行(b-1)之处理后,将在(b-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述多个部分积中不能成为在(b-1)之处理中所产生之加法电路之输入信号的部分积重新设定作为实施(b-1)之处理的多个部分积;反覆地执行(b-1)以及(b-2)之处理直到在(b-2)之处理中所设定之新的部分积的个数成为m个为止而构成的处理及;(c)用以产生表示当部分积之个数在m个以上,且在2个以上时,藉输入该个数之部分积,且将该部分积彼此相加,而求取乘数与被乘数之积之最终和电路之资料而构成的处理。5.一种逻辑电路之自动设计方法,其主要特征系用于产生可表示求取乘数与被乘数之积的逻辑电路的资料,备有:(a)对应于乘数之各位元,(a-1)判断乘数是变数或常数的处理;(a-2)用以产生当乘数为变数时,可根据乘数之该位元的値在表示被乘数之信号以及表示0之信号中选择其中一个信号,且将所选择之信号当作部分积加以输出之电路之资料而构成的处理;(a-3)当乘数为常数时,则判断乘数之该位元値是否为1的处理;(a-4)用以产生当乘数之该位元値的値为1时,可将表示被乘数之信号当作部分积加以输出之电路之资料而构成的处理及;(a-5)在执行(a-1)-(a-4)之处理后,产生一表示将表示被乘数之信号移位1个位元之移位电路的资料,且将该移位电路之输出信号重新设定为表示作为在(a-1a)-(a-4)之处理中所使用之被乘数之信号的处理;而对应于乘数之所有的位元,藉反覆地执行(a-1)-(a-5)之处理,而产生作为乘数之各位元与被乘数之积之部分积的处理;(b)判断该部分积之个数有几个的处理;(c)当部分积的个数在n个以上时,则针对由多个部分积n个n个地分割而成之各部分积群,(c-1)产生表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(cn)个部分积加以输出之加法电路的资料,针对所有上述多个部分积,(c-2)在反覆执行(c-1)之处理后,将在(c-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述多个部分积中不能成为在(c-1)之处理中所产生之加法电路之输入信号的部分积重新设定作为实施(c-1)之处理的多个部分积;反覆地执行(c-1)以及(c-2)之处理直到在(c-2)之处理中所设定之新的部分积的个数成为m个为止而构成的处理;(d)用以产生表示当部分积之个数在m个以上,且在2个以上时,藉输入该个数之部分积,且将该部分积彼此相加,而求取乘数与被乘数之积之最终和电路之资料而构成的处理。6.一种逻辑电路之自动设计方法,其主要特征系用于产生表示求取乘数与被乘数之积之逻辑电路的资料,备有:(a)使常数A1与常数A2之差A1-A2与常数A成为相等般地决定2个常数A1,A2的处理;(b)用以产生表示输入有常数A1与被乘数X,且将该些部分积输出之第1部分积产生电路的资料而构成的处理;(c)用于产生表示输入有常数A2与被乘数X,且将该些部分积输出之第2部分积产生电路的资料而构成的处理;(d)用于产生表示输入有上述第2部分积产生电路之输出信号,而将其逻辑否定信号输出之逻辑否定电路的资料而构成的处理及;(e)用于产生表示输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,补正信号而求取该些和,且将之当作乘数A与被乘数X之积加以输出之电路的资料而构成的处理。7.如申请专利范围第6项之逻辑电路之自动设计方法,(e)之处理备有:(e-1)用以产生表示输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,且将该些之相加结果当作一定个数之部分积加以输出之部分积加法电路的资料而构成的处理及;(e-2)用于产生表示输入有上述部分积加法电路之输出信号与补正信号,而求取该些和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。8.如申请专利范围第6项之逻辑电路之自动设计方法,(e)之处理备有:(e-1)针对由多个部分积n个n个分割而成之各部分积群,(e-1-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(cn)个部分积输出之加法电路的资料,针对所有上述多个部分积,(e-1-2)在反覆执行(e-1-1)之处理后,将在(e-1-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述多个部分积中不能成为在(e-1-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(e-1-1)之处理的多个部分积,藉反覆执行(e-1-1)及(e-1-2)之处理,而产生表示输出m个部分积之部分积加法电路之资料而构成的处理及;(e-2)用以产生表示输入有上述部分积加法电路之输出信号与补正信号,而求取该些和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。9.如申请专利范围第6项之逻辑电路之自动设计方法,(e)之处理备有:(e-1)判断在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和是与一定个数相等或是较该一定个数为大的处理;(e-2)用以产生表示当在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和与上述一定个数相等时,会输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,补正信号,而求取该些和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理;(e-3)当在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和较上述一定个数为大时,(e-3-1)产生一表示输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,且将该些相加结果当作上述一定个数的部分积加以输出之部分积加法电路的资料,(e-3-2)产生一表示输入有上述部分积加法电路之输出信号与补正信号,而求取该些和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。10.如申请专利范围第6项之逻辑电路之自动设计方法,(e)之处理备有:(e-1)判断在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和是1或是2或是较2为大的处理;(e-2)用以产生表示当在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和与为1时,会将上述第1部分积产生电路之输出信号当作乘数A与被乘数X之积加以输出之电路的资料而构成的处理;(e-3)用于产生当在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数为2时,输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之最终和电路之资料而构成的处理;(e-4)当在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和较2为大时,(e-4-1)产生一表示由构成树状之进位保存加法器所构成,且输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,而将该些之相加结果当作2个部分积加以输出之部分积加法电路的资料,(e-4-2)用以产生一表示输入有上述部分积加法电路之输出信号与补正信号,而求取该些和,且将之当作乘数A与被乘数X之积加以输出之最终和电路资料而构成的处理。11.一种逻辑电路之自动设计方法,其主要特征系用以产生表示求取乘数与被乘数之积之逻辑电路的资料,备有:(a)使常数A1与常数A2之差A1-A2成为与常数之乘数A相等而且使在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和能够成为最小般地来决定2个常数A1,A2之处理;(b)用以产生一表示输入有常数A1与被乘数X,且将该些部分积输出之第1部分积产生电路的资料而构成的处理;(c)用以产生一表示输入有常数A2与被乘数X,且将该些部分积输出之第2部分积产生电路的资料而构成的处理;(d)用以产生一表示输入有上述第2部分积产生电路之输出信号,而输出其逻辑否定信号之逻辑否定电路的资料而构成的处理及;(e)用以产生一表示输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,补正信号,而求取该些和,且将之当作乘数A与被乘数X之积加以输出之部分积和电路的资料而构成的处理。12.一种逻辑电路之自动设计方法,其主要特征系用以产生求取乘数与被乘数之积之逻辑电路的资料,备有:(a)使常数A1与常数A2之差A1-A2成为与常数之乘数A相等舨地来决定2个常数A1,A2的处理;(b)针对常数A1之各位元,(b-1)判断常数A1之该位元的値是否为1,(b-2)产生一表示当常数A1之该位元的値为1时,将表示被乘数X之信号当作部分积加以输出之电路的资料,(b-3)在执行(b-1)以及(b-2)的处理后,产生一表示将表示被乘数X之信号移位1个位元之第1移位电路的资料,而将该第1移位电路之输出信号重新设定为表示在(b-1)以及(b-2)之处理中所使用之被乘数X的信号,而针对常数A1之所有的位元,藉反覆地执行(b-1)-(b-3)的处理而产生表示第1部分积产生电路的资料的处理;(c)针对常数A2之各位元,(c-1)判断常数A2之该位元的値是否为1,(c-2)产生一表示当常数之该位元的値为1时,将表示被乘数X之信号当作部分积加以输出之电路的资料,(c-3)在执行(c-1)以及(c-2)之处理后,产生一表示将表示被乘数之信号移位1个位元之第2移位电路的资料,而将该第2移位电路之输出信号重新设定为表示在(c-1)以及(c-2)之处理中所使用之被乘数X的信号,而针对常数A2之所有的位元,藉反覆地执行(c-1)-(c-3)之处理而产生表示第2部分积产生电路之资料而构成的处理;(d)用以产生一表示输入有上述第2部分积产生电路之输出信号,而输出其逻辑否定信号之逻辑否定电路之资料而构成的处理及;(e)用以产生一表示输入有上述第1部分积产生电路之输出信号与上述逻辑否定电路之输出信号,补正信号,而求取该些和,且将之当作乘数A与被乘数X之积而输出之电路的资料而构成的处理。13.一种逻辑电路之自动设计方法,其主要特征系用于产生求取乘数与被乘数之积之逻辑电路的资料,备有:(a)根据常数之乘数A而作成乘数A之逻辑否定信号的处理;(b)针对上述乘数A之逻辑否定信号的各位元,(b-1)判断上述乘数A之逻辑否定信号之该位元的値是否为1,(b-2)产生一表示当上述乘数A之逻辑否定信号之该位元的値为1时,会将表示被乘数X之信号当作部分积而加以输出之电路的资料,(b-3)在执行(b-1)以及(b-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之移位电路的资料,而将该移位电路之输出重新设定为表示在(b-1)以及(b-2)之处理中所使用之被乘数X的信号,针对上述乘数A之逻辑否定信号之所有的位元,藉反覆地执行(b-1)-(b-3)之处理而产生表示部分积产生电路之资料而构成的处理;(c)用以产生一表示输入有所有上述部分积产生电路之输出信号与表示被乘数X之信号,且将该些之相加结果当作一定个数之部分积加以输出之部分积加法电路的资料而构成的处理;(d)用以产生一表示输入有上述部分积加法电路之输出信号,且输出其逻辑否定信号之逻辑否定电路的资料而构成的处理;(e)根据被乘数X而作成补正信号之处理及;(f)用以产生一表示输入有上述补正信号与上述逻否定电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积而输出之最终和电路的资料而构成的处理。14.一种逻辑电路之自动设计方法,其主要特征系用以产生表示求取乘数与被乘数之积之逻辑电路的资料,备有:(a)根据常数之乘数A而作成乘数A之逻辑否定信号的处理;(b)针对上述乘数A之逻辑否定信号的各位元,(b-1)判断上述乘数A之逻辑否定信号之该位元的値是否为1,(b-2)产生一表示当上述乘数A之逻辑否定信号之该位元的値为1时,会将表示被乘数X之信号当作部分积而加以输出之电路的资料,(b-3)在执行(b-1)以及(b-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之移位电路的资料,而将该移位电路之输出重新设定为表示在(b-1)以及(b-2)之处理中所使用之被乘数X的信号,针对上述乘数A之逻辑否定信号之所有的位元,藉反覆地执行(b-1)-(b-3)之处理而产生表示部分积产生电路之资料而构成的处理;(c)针对由所有之上述部分积产生电路之输出信号与表示被乘数X之信号所构成之多个输入信号n个n个地分割而成的各输入信号群,(c-1)产生一表示输入有属于该输入信号群之n个输入信号,且将n个输入信号的和当作m(cn)个信号加以输出之加法电路的资料,(c-2)在反覆执行(c-1)的处理后,将在(c-1)之处理中所产生之加法电路之所有的输出信号与在上述多个输入信号中不能成为在(c-1)之处理中所产生之加法电路之输入信号的输入信号重新设定为实施(c-1)之处理的多个输入信号,藉反覆地执行(c-1)以及(c-2)之处理,而产生一表示部分积加法电路的资料而构成的处理;(d)用以产生一表示输入有上述部分积加法电路之输出信号,且输出其逻辑否定信号之逻辑否定电路之资料而构成的处理;(e)根据被乘数X而作成补正信号之处理及;(f)用以产生一表示输入有上述补正信号与上述逻辑否定电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。15.一种逻辑电路之自动设计方法,其主要特征系用以产生表示求取乘数与被乘数之积之逻辑电路的资料,备有:(a)如使常数A1与常数A2之差A1-A2成为与常数A相等般地来决定2个常数A1,A2的处理;(b)判断常数A2是否为0的处理;(c)当常数A2为0时,(c-1)产生一表示输入有乘数A1与被乘数A2,且输出该些部分积之第1部分积产生电路的资料,(c-2)用以产生一表示输入有上述第1部分积产生电路之所有的输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第1部分积和电路的资料而构成的处理;(d)当常数A2不是0时,(d-1)产生一表示输入有常数A1与被乘数X,且将该些之部分积积输出之第2部分积产生电路的资料,(d-2)产生一表示输入有常数A2与被乘数X,且将该些之部分积积出之第3部分积产生电路的资料,(d-3)产生一表示输入有上述第3部分积产生电路之输出信号,且输出其逻辑否定信号之逻辑否定电路的资料,(d-4)用以产生一表示输入有上述第2部分积产生电路之输出信号与上述逻辑否定电路之输出信号,补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第2部分积和电路的资料而构成的处理。16.一种逻辑电路之自动设计方法,其主要特征系用以产生表示求取乘数与被乘数之积之逻辑电路的资料,备有:(a)如使常数A1与常数A2,A3之和的差A1-(A2+A3)能成为与常数之乘数A相等般地来决定3个常数A1,A2,A3的处理;(b)判断常数A1是否与常数A相等,而常数A2,A3是否均为0之处理;(c)当常数A1与乘数A相等时,(c-1)产生一表示输入有常数A1与被乘数X,且将该些的部分积加以输出之第1部分积产生电路的资料,(c-2)用以产生一表示输入有上述第1部分积产生电路之所有的输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第1部分积和电路的资料而构成的处理;(d)当常数A1不等于乘数A,且常数A2以及A3之中至少一个不是0时,(d-1)产生一表示输入有常数A1与被乘数X,且将该些之部分积加以输出之第2部分积产生电路的资料,(d-2)产生一表示输入有常数A2,A3与被乘数X,且将该些之部分积加以输出之第3部分积产生电路的资料,(d-3)产生一表示输入有上述第3部分积产生电路之输出信号,且输出其逻辑否定信号之第1逻辑否定电路的资料,(d-4)用以产生一表示输入有上述第2部分积产生电路之输出信号与上述第1逻辑否定电路之输出信号,第1补正信号,而求取该些的和,且将之当作乘数A与被乘数X的积加以输出之第2部分积和电路的资料而构成的处理。17.如申请专利范围第16项之逻辑电路之自动设计方法,(c-1)之处理备有:针对常数A1之各位元,(c-1-1)判断常数A1之该位元的値是否为1,(c-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(c-1-3)在执行(c-1-1)以及(c-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第1移位电路的资料,且将该第1移位电路之输出信号重新设定为表示在(c-1-1)以及(c-1-2)之处理中所使用之被乘数X的信号,针对常数A1之所有的位元,藉反覆地执行(c-1-1)-(c-1-3)之处理而产生一表示第1部分积产生电路之资料的处理;(d-1)之处理具备有:针对常数A1之各位元,(d-1-1)判断常数A1之该位元的値是否为1,(d-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-1-3)在执行(d-1-1)以及(d-1-2)的处理后,产生一表示将表示被乘数X之信号移位1个位元之第2移位电路的资料,而将该第2移位电路之输出信号重新设定为表示在(d-1-1)以及(d-1-2)之处理中所使用之被乘数X的信号,而针对常数A1之所有的位元,藉反覆地执行(d-1-1)-(d-1-3)的处理而产生表示第2部分积产生电路的资料的处理;(d-2)之处理备有:针对常数A2,A3之各位元,(d-2-1)判断常数A2,A3之该位元的値是否为1,(d-2-2)产生一表示当常数A2,A3之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-2-3)在执行(d-2-1)以及(d-2-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第3移位电路的资料,而将该第3移位电路之输出信号重新设定为表示在(d-2-1)以及(d-2-2)之处理中所使用之被乘数X的信号,针对常数A2,A3之所有的位元,藉反覆地执行(d-2-1)-(d-2-3)之处理而产生一表示第3部分积产生电路之资料的处理。18.如申请专利范围第16项之逻辑电路之自动设计方法,(c-2)之处理备有:针对由上述第1部分积产生电路之输出信号所构成之第1之多个部分积n个n个地分割而成的各部分积群,(c-2-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个的部分积加以输出之加法电路的资料,针对所有之第1之多个部分积,(c-2-2)在反覆地执行(c-2-1)之处理后,会将在(c-2-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第1之多个部分积中不能成为在(c-2-1)处理中所产生之加法电路之输入信号的部分积重新设定为实施(c-2-1)处理之第1之多个部分积,藉反覆地执行(c-2-1)以及(c-2-2)的处理,可以产生一表示第1部分积和电路的资料的处理;(d-4)之处理针对由上述第2部分积产生电路之输出信号与第1逻辑否定电路之输出信号,第1补正信号所构成之第2之多个部分积n个n个分割而成之各部分积群,(d-4-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积和当作m(<n)个部分积加以输出之加法电路的资料;针对上述所有之第2之多个部分积;(d-4-2)在反覆执行(d-4-1)之处理后,会将在(d-4-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第2之多个部分积中不能成为在(d-4-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(d-4-1)之处理之第2之多个部分积;藉反覆地执行(d-4-1)以及(d-4-2)之处理,可以产生一表示第2部分积和电路之资料的处理。19.如申请专利范围第16项之逻辑电路之自动设计方法,备有:(e)判断常数A2是否与乘数A之逻辑否定相等,且常数A3是否等于1之处理;(f)当常数A2等于乘数A之逻辑否定,且常数A3为1时,(f-1)产生一表示输入有常数A2与被乘数X,且将该些部分积加以加输出之第4部分积产生电路的资料;(f-2)产生一表示输入有上述第4部分积产生电路之所有的输出信号与表示被乘数X之信号,且将该些之相加结果当作部分积加以输出之部分积相加电路的资料;(f-3)产生一表示输入有上述部分积加法电路之输出信号,且输出其逻辑否定信号之第2逻辑否定电路之资料;(f-4)根据被乘数X而作成第2补正信号;(f-5)用以产生一表示输入有上述第2补正信号与上述第2逻辑否定电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。20.如申请专利范围第19项之逻辑电路之自动设计方法,(c-1)之处理备有:针对常数A1之各位元(c-1-1)判断常数A1之该位元的値是否为1,(c-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(c-1-3)在执行(c-1-1)以及(c-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第1移位电路的资料,且将该第1移位电路之输出信号重新设定为表示在(c-1-1)以及(c-1-2)之处理中所使用之被乘数X的信号,针对常数A1之所有的位元,藉反覆地执行(c-1-1)-(c-1-3)之处理而产生一表示第1部分积产生电路之资料的处理;(d-1)之处理具备有:针对常数A1之各位元,(d-1-1)判断常数A1之该位元的値是否为1,(d-1-2)产生一表示当常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-1-3)在执行(d-1-1)以及(d-1-2)的处理后,产生一表示将表示被乘数X之信号移位1个位元之第2移位电路的资料,而将该第2移位电路之输出信号重新设定为表示在(d-1-1)以及(d-1-2)之处理中所使用之被乘数X的信号,针对常数A1之所有的位元,藉反覆地执行(d-1-1)-(d-1-3)的处理而产生一表示第2部分积产生电路的资料的处理;(d-2)之处理备有:针对常数A2,A3之各位元,(d-2-1)判断常数A2,A3之该位元的値是否为1,(d-2-2)产生一表示当常数A2,A3之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-2-3)在执行(d-2-1)以及(d-2-2)的处理后,产生一表示将表示被乘数X之信号移位1个位元之第3移位电路的资料,且将该第3移位电路之输出信号重新设定为表示在(d-2-1)以及(d-2-2)之处理中所使用之被乘数X的信号,针对常数A2,A3之所有的位元,藉反覆地执行(d-2-1)-(d-2-3)的处理而产生一表示第3部分积产生电路的资料的处理;(f-1)之处理针对A2之各位元,(f-1-1)判断常数A2之该位元的値是否为1,(f-1-2)产生一表示当常数A2之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(f-1-3)在执行(f-1-1)以及(f-1-2)的处理后,产生一表示将表示被乘数X之信号移位1个位元之第4移位电路的资料,而将该第4移位电路之输出信号重新设定为表示在(f-1-1)以及(f-1-2)之处理中所使用之被乘数X的信号,而针对常数A2之所有的位元,藉反覆地执行(f-1-1)-(f-1-3)之处理而产生表示第4部分积产生电路之资料的处理。21.如申请专利范围第19项之逻辑电路之自动设计方法,(c-2)之处理备有:针对由上述第1部分积产生电路之输出信号所构成之第1之多个部分积n个n个地分割而成的各部分积群,(c-2-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个的部分积加以输出之加法电路的资料,针对所有之第1之多个部分积,(c-2-2)在反覆地执行(c-2-1)之处理后,会将在(c-2-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第1之多个部分积中不能成为在(c-2-1)处理中所产生之加法电路之输入信号的部分积重新设定为实施(c-2-1)处理之第1之多个部分积,藉反覆地执行(c-2-1)以及(c-2-2)的处理,可以产生一表示第1部分积和电路的资料的处理;(d-4)之处理针对由上述第2部分积产生电路之输出信号与第1逻辑否定电路之输出信号,第1补正信号所构成之第2之多个部分积n个n个分割而成之各部分积群,(d-4-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个部分积加以输出之加法电路的资料;针对上述所有之第2之多个部分积;(d-4-2)在反覆执行(d-4-1)之处理后,会将在(d-4-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第2之多个部分积中不能成为在(d-4-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(d-4-1)之处理之第2之多个部分积;藉反覆地执行(d-4-1)以及(d-4-2)之处理,可以产生一表示第2部分积和电路之资料的处理。(f-2)之处理备有:针对由上述第4部分积产生电路之输出信号所构成之第3之多个部分积n个n个地分割而成的各部分积群,(f-2-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个的部分积加以输出之加法电路的资料,针对所有之第3之多个部分积,(f-2-2)在反覆地执行(f-2-1)之处理后,会将在(f-2-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第3之多个部分积中不能成为在(f-2-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(f-2-1)处理之第2之多个部分积,藉反覆地执行(f-2-1)以及(f-2-2)之处理,可以产生一表示第3部分积和电路之资料的处理。22.一种逻辑电路之自动设计方法,其主要特征系用以产生一表示求取乘数与被乘数之积之逻辑电路的资料,备有:(a)如使常数A1与常数A2,A3之和的差A1-(A2+A3)能成为与常数之乘数A相等,且在常数A1中之値为1之位元的个数,在常数A2中之値为1之位元的个数与在常数A3中之値为1之位元的个数的总和能成为最小般地来决定3个常数A1,A2,A3的处理;(b)判断常数A1是否与常数A相等,而常数A2,A3是否均为0之处理;(c)当常数A1与乘数A相等时,(c-1)产生一表示输入有常数A1与被乘数X,且将该些的部分积加以输出之第1部分积产生电路的资料,(c-2)用以产生一表示输入有上述第1部分积产生电路之所有的输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第1部分积和电路的资料而构成的处理;(d)当常数A1不等于乘数A,且常数A2以及A3之中至少一个不是0时,(d-1)产生一表示输入有常数A1与被乘数X,且将该些之部分积加以输出之第2部分积产生电路的资料,(d-2)产生一表示输入有常数A2,A3与被乘数X,且将该些之部分积加以输出之第3部分积产生电路的资料,(d-3)产生一表示输入有上述第3部分积产生电路之输出信号,且输出其逻辑否定信号之第1逻辑否定电路的资料,(d-4)用以产生一表示输入有上述第2部分积产生电路之输出信号与上述第1逻辑否定电路之输出信号,第1补正信号,而求取该些的和,且将之当作乘数A与被乘数X的积加以输出之第2部分积和电路的资料而构成的处理。23.如申请专利范围第22项之逻辑电路之自动设计方法,(c-1)之处理备有:针对常数A1之各位元,(c-1-1)判断常数A1之该位元的値是否为1,(c-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(c-1-3)在执行(c-1-1)以及(c-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第1移位电路的资料,且将该第1移位电路之输出信号重新设定为表示在(c-1-1)以及(c-1-2)之处理中所使用之被乘数X的信号,针对常数A1之所有的位元,藉反覆地执行(c-1-1)-(c-1-3)之处理而产生一表示第1部分积产生电路之资料的处理;(d-1)之处理具备有:针对常数A1之各位元,(d-1-1)判断常数A1之该位元的値是否为1,(d-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-1-3)在执行(d-1-1)以及(d-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第2移位电路的资料,而将该第2移位电路之输出信号重新设定为表示在(d-1-1)以及(d-1-2)之处理中所使用之被乘数X的信号,而针对常数A1之所有的位元,藉反覆地执行(d-1-1)-(d-1-3)之处理而产生一表示第2部分积产生电路之资料的处理;又(d-2)之处理备有:针对常数A2,A3之各位元,(d-2-1)判断常数A2,A3之该位元的値是否为1,(d-2-2)产生一表示当该常数A2,A3之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-2-3)在执行(d-2-1)以及(d-2-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第3移位电路的资料,且将该第3移位电路之输出信号重新设定为表示在(d-2-1)以及(d-2-2)之处理中所使用之被乘数X的信号,针对常数A2,A3之所有的位元,藉反覆地执行(d-2-1)-(d-2-3)之处理而产生一表示第3部分积产生电路之资料的处理。24.如申请专利范围第22项之逻辑电路之自动设计方法,(c-2)之处理备有:针对由上述第1部分积产生电路之输出信号所构成之第1之多个部分积n个n个地分割而成的各部分积群,(c-2-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个的部分积加以输出之加法电路的资料,针对所有之第1之多个部分积,(c-2-2)在反覆地执行(c-2-1)之处理后,会将在(c-2-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第1之多个部分积中不能成为在(c-2-1)处理中所产生之加法电路之输入信号的部分积重新设定为实施(c-2-1)处理之第1之多个部分积,藉反覆地执行(c-2-1)以及(c-2-2)的处理,可以产生一表示第1部分积和电路的资料的处理;(d-4)之处理针对由上述第2部分积产生电路之输出信号与第1逻辑否定电路之输出信号,第1补正信号所构成之第2之多个部分积n个n个分割而成之各部分积群,(d-4-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积和当作m(<n)个部分积加以输出之加法电路的资料;针对上述所有之第2之多个部分积;(d-4-2)在反覆执行(d-4-1)之处理后,会将在(d-4-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第2之多个部分积中不能成为在(d-4-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(d-4-1)之处理之第2之多个部分积;藉反覆地执行(d-4-1)以及(d-4-2)之处理,可以产生一表示第2部分积和电路之资料的处理。25.如申请专利范围第22项之逻辑电路之自动设计方法,备有:(e)判断常数A2是否与乘数A之逻辑否定相等,且常数A3是否等于1之处理;(f)当常数A2等于乘数A之逻辑否定,且常数A3为1时,(f-1)产生一表示输入有常数A2与被乘数X,且将该些部分积加以输出之第4部分积产生电路的资料;(f-2)产生一表示输入有上述第4部分积产生电路之所有的输出信号与表示被乘数X之信号,且将该些之相加结果当作部分积加以输出之部分积相加电路的资料;(f-3)产生一表示输入有上述部分积加法电路之输出信号,且输出其逻辑否定信号之第2逻辑否定电路之资料;(f-4)根据被乘数X而作成第2补正信号;(f-5)用以产生一表示输入有上述第2补正信号与上述第2逻辑否定电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。26.如申请专利范围第25项之逻辑电路之自动设计方法,(c-1)之处理备有:针对常数A1之各位元,(c-1-1)判断常数A1之该位元的値是否为1,(c-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(c-1-3)在执行(c-1-1)以及(c-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第1移位电路的资料,且将该第1移位电路之输出信号重新设定为表示在(c-1-1)以及(c-1-2)之处理中所使用之被乘数X的信号,针对常数A1之所有的位元,藉反覆地执行(c-1-1)-(c-1-3)之处理而产生一表示第1部分积产生电路之资料的处理;(d-1)之处理具备有:针对常数A1之各位元,(d-1-1)判断常数A1之该位元的値是否为1,(d-1-2)产生一表示当该常数A1之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-1-3)在执行(d-1-1)以及(d-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第2移位电路的资料,且将该第2移位电路之输出信号重新设定为表示在(d-1-1)以及(d-1-2)之处理中所使用之被乘数X的信号,针对常数A1之所有的位元,藉反覆地执行(d-1-1)-(d-1-3)之处理而产生一表示第2部分积产生电路的资料的处理;又(d-2)之处理备有:针对常数A2,A3之各位元,(d-2-1)判断常数A2,A3之该位元的値是否为1,(d-2-2)产生一表示当该常数A2,A3之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(d-2-3)在执行(d-2-1)以及(d-2-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第3移位电路的资料,且将该第3移位电路之输出信号重新设定为表示在(d-2-1)以及(d-2-2)之处理中所使用之被乘数X的信号,针对常数A2,A3之所有的位元,藉反覆地执行(d-2-1)-(d-2-3)之处理而产生一表示第3部分积产生电路之资料的处理;(f-1)之处理:针对A2之各位元,(f-1-1)判断常数A2之该位元的値是否为1,(f-1-2)产生一表示当该常数A2之该位元的値为1时,会将表示被乘数X之信号当作部分积加以输出之电路的资料,(f-1-3)在执行(f-1-1)以及(f-1-2)之处理后,产生一表示将表示被乘数X之信号移位1个位元之第1移位电路的资料,且将该第4移位电路之输出信号重新设定为表示在(f-1-1)以及(f-1-2)之处理中所使用之被乘数X的信号,而针对常数A2之所有的位元,藉反覆地执行(f-1-1)-(f-1-3)之处理而产生一表示第4部分积产生电路之资料的处理。27.如申请专利范围第25项之逻辑电路之自动设计方法,(c-2)之处理备有:针对由上述第1部分积产生电路之输出信号所构成之第1之多个部分积n个n个地分割而成的各部分积群,(c-2-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个的部分积加以输出之加法电路的资料,针对所有之第1之多个部分积,(c-2-2)在反覆地执行(c-2-1)之处理后,会将在(c-2-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第1之多个部分积中不能成为在(c-2-1)处理中所产生之加法电路之输入信号的部分积重新设定为实施(c-2-1)处理之第1之多个部分积,藉反覆地执行(c-2-1)以及(c-2-2)的处理,可以产生一表示第1部分积和电路的资料的处理;(d-4)之处理针对由上述第2部分积产生电路之输出信号与第1逻辑否定电路之输出信号,第1补正信号所构成之第2之多个部分积n个n个分割而成之各部分积群,(d-4-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个部分积加以输出之加法电路的资料;针对上述所有之第2之多个部分积;(d-4-2)在反覆执行(d-4-1)之处理后,会将在(d-4-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第2之多个部分积中不能成为在(d-4-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(d-4-1)之处理之第2之多个部分积;藉反覆地执行(d-4-1)以及(d-4-2)之处理,可以产生一表示第2部分积和电路之资料的处理;(f-2)之处理备有:针对由上述第4部分积产生电路之输出信号所构成之第3之多个部分积n个n个地分割而成的各部分积群,(f-2-1)产生一表示输入有属于该部分积群之n个部分积,且将该n个部分积的和当作m(<n)个的部分积加以输出之加法电路的资料,针对所有之第3之多个部分积,(f-2-2)在反覆地执行(f-2-1)之处理后,会将在(f-2-1)之处理中所产生之作为加法电路之输出的所有的部分积与在上述第3之多个部分积中不能成为在(f-2-1)之处理中所产生之加法电路之输入信号的部分积重新设定为实施(f-2-1)之处理之第2之多个部分积,藉反覆地执行(f-2-1)以及(f-2-2)之处理,可以产生一表示第3部分积和电路之资料的处理。28.一种逻辑电路之自动设计方法,其主要特征系用以产生一表示求取乘数与被乘数之积之逻辑电路之资料,备有:(a)如使常数A1与常数A2之差A1-A2成为与常数之乘数A相等般地来决定2个常数A1,A2之处理;(b)判断在乘数A中之値为1之位元的个数或是在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元之个数的和两者中何者为最小之处理;(c)当乘数A中之値为1之位元的个数为最小时,(c-1)产生一表示输入有乘数A与被乘数X,且将乘数A之各位元与被乘数X之积当作部分积加以输出之第1部分积产生电路的资料,(c-2)用以产生一表示输入有上述第1部分积产生电路之所有的输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第1部分积和电路的资料而构成的处理;(d)当在常数A1中之値为1之位元的个数与在A2中之値为1之位元的个数的和为最小时,(d-1)产生一表示输入有常数A1与被乘数X,且将该些之部分积加以输出之第2部分积产生电路之资料,(d-2)产生一表示输入有常数A2与被乘数X,且将该些之部分积加以输出之第2部分积产生电路的资料,(d-3)产生一表示输入有上述第3部分积产生电路之输出信号,而输出其逻辑否定信号之逻辑否定电路的资料,(d-4)用以产生一表示输入有上述第2部分积产生电路之输出信号与上述逻辑否定电路之输出电路,补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积而加以输出之第2部分积和电路的资料而构成的处理。29.一种逻辑电路之自动设计系统,具备有:用于输入各种资料的输入手段,用于记忆处理中之各种资料的记忆手段,用于作成表示求取由上述输入手段所输入之乘数与被乘数之积之逻辑电路之资料的演算处理手段以及将由该演算处理手段所作成之表示逻辑电路的资料加以输出之输出手段,上述演算处理手段备有:(a)如使常数A1与常数A2之差A1-A2成为与常数之乘数A相等般地来决定2个常数A1,A2之处理;(b)判断在乘数A中之値为1之位元的个数或是在常数A1中之値为1之位元的个数与,在常数A2中之値为1之位元之个数的和两者中何者为最小之处理;(c)当乘数A中之値为1之位元的个数为最小时,(c-1)产生一表示输入有乘数A与被乘数X,且将乘数A之各位元与被乘数X之积当作部分积加以输出之第1部分积产生电路的资料,(c-2)用以产生一表示输入有上述第1部分积产生电路之所有的输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第1部分积和电路的资料而构成的处理;(d)当在常数A1中之値为1之位元的个数与在A2中之値为1之位元的个数的和为最小时,(d-1)产生一表示输入有常数A1与被乘数X,且将该些之部分积加以输出之第2部分积产生电路之资料,(d-2)产生一表示输入有常数A2与被乘数X,且将该些之部分积加以输出之第2部分积产生电路的资料,(d-3)产生一表示输入有上述第3部分积产生电路之输出信号,而输出其逻辑否定信号之逻辑否定电路的资料,(d-4)用以产生一表示输入有上述第2部分积产生电路之输出信号与上述逻辑否定电路之输出电路,补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积而加以输出之第2部分积和电路的资料而构成的处理。30.如申请专利范围第29项之逻辑电路之自动设计系统,在执行上述演算处理手段之(c-2)处理中所产生之第1部分积和电路备有:加上所输入之信号,且将该相加结果当作部分积加以输出之第1部分积加法电路及;至少输入有上述第1部分积加法电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X的积加以输出之第1最终和电路;在执行上述演算处理手段之(d-4)之处理中所产生之第2部分积加法电路备有:加上所输入之信号,且将该相加信号当作部分积加以输出之第2部分积加法电路及;至少输入有上述第2部分积加法电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X的积加以输出之第2最终和电路。31.一种逻辑电路之自动设计系统,具备有:用于输入各种资料的输入手段,用于记忆处理中之各种资料的记忆手段,用于作成表示求取由上述输入手段所输入之乘数与被乘数之积之逻辑电路之资料的演算处理手段,以及将由该演算处理手段所作成之表示逻辑电路之资料加以输出之输出手段;上述演算处理手段备有:(a)如使常数A1与常数A2之差A1-A2成为与常数之乘数A相等般地来决定2个常数A1,A2的处理;(b)判断在乘数A中之値为1之位元的个数,或是在常数A1中之値为1之位元的个数与在常数A2中之値为1之位元的个数的和,或是在乘数A中之値为0之位元的个数与2的和之中何者最小的处理;(c)当在乘数A中之値为1之位元的个数为最小时,(c-1)产生一表示输入有乘数A与被乘数X,且将乘数A之各位元与被乘数X之积当作部分积加以输出之第1部分积产生电路的资料,(c-2)用以产生一表示输入有上述第1部分积产生电路之所有的输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第1部分积和电路的资料而构成的处理;(d)当在常数A1中之値为1之位元的个数与在A2中之値为1之位元之个数的和为最小时,(d-1)产生一表示输入有常数A1与被乘数X,且将该些之部分积加以输出之第2部分积产生电路的资料,(d-2)产生一表示输入有常数A2与被乘数X,且将该些之部分积加以输出之第3部分积产生电路的资料,(d-3)产生一表示输入有上述第3部分积产生电路之输出信号,而输出其逻辑否定信号之第1逻辑否定电路的资料,(d-4)用以产生一表示输入有上述第2部分积产生电路之输出信号与上述逻辑否定电路之输出信号,第1补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之第2部分积和电路的资料而构成的处理;(e)当在乘数A中之値为0之位元的个数与2的和为最小时,(e-1)根据乘数A作成乘数A之逻辑否定信号,(e-2)产生一表示输入有上述乘数A之逻辑否定信号与被乘数X,而将上述乘数A之逻辑否定信号之各位元与被乘数X之积当作部分积加以输出之第4部分积产生电路的资料,(e-3)产生一表示输入有上述第4部分积产生电路之所有的输出信号与表示被乘数X之信号,且将该些之相加结果当作部分积加以输出之部分积加法电路的资料,(e-4)产生一表示输入有上述部分积加法电路之输出信号,而输出其逻辑否定信号之第2逻辑否定电路的资料,(e-5)根据被乘数X而作成第2补正信号,(e-6)用以产生一表示输入有上述第2补正信号与上述第2逻辑否定电路之输出信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之最终和电路的资料而构成的处理。32.一种逻辑电路之自动设计装置,其主要特征系具有求取乘数与被乘数之积的乘法机能,而具备有:自外部输入有表示乘数A之资料,表示被乘数X之资料以及表示积P之资料等之各种资料的输入手段;输入有表示乘数A之资料,而如使数A1与常数A2之差A1-A2成为与乘数A相等般地来决定表示数A1的资料以及表示常数A2之资料的乘数分割手段;产生一表示输入有表示数A1的资料与表示被乘数X的资料,而输入有数A1与被乘数X,且将在数A1中之値不是0的各位元与被乘数X之积当作部分积加以输出之第1部分积产生电路之资料的第1部分积产生电路产生手段;产生一表示输入有表示常数A2的资料与表示被乘数X的资料,而输入有常数A2与被乘数X,且将在常数A 2中之値不是0之各位元与被乘数X之积当作部分积加以输出之第2部分积产生电路之资料的第2部分积产生电路产生手段;产生一表示输入有表示上述第2部分积产生电路之输出信号的资料,而输入有上述第2部分积产生电路之输出信号,且输出其逻辑否定信号之逻辑否定电路的资料的逻辑否定电路产生手段;用于判定上述第1部分积产生电路以及逻辑否定电路之输出信号之个数的总数的部分积总数判定手段;产生一表示输入有表示上述第1部分积产生电路之输出信号的资料与表示逻辑否定电路之输出信号的资料,而输入有上述第1部分积产生电路以及逻辑否定电路之所有的输出信号,且将该些之相加结果当作部分积加以输出之部分积加法电路之资料的部分积加法电路产生手段;产生一表示输入有表示上述逻辑否定电路之输出信号的资料或是表示第2部分积产生电路之输出信号之资料中之其中任一资料,而根据该任一资料所表示之输出信号的个数而生成补正信号的补正信号产生手段及;产生一表示输入有表示上述部分积加法电路之输出信号的资料,表示上述补正信号的资料以及表示积P的资料,而求取上述部分积加法电路之输出信号与上述补正信号的和,且将该和当作乘数A与被乘数X的积,而设定成积P,且将该积P加以输出之部分积和电路的资料的最终和电路产生手段。33.如申请专利范围第32项之逻辑电路之自动设计装置,上述部分积加法电路产生手段乃产生一表示由配列成树状之加法器所构成之部分积加法电路的资料。34.一种逻辑电路之自动设计装置,其主要特征系具有求取乘数与被乘数之积的乘法机能,而具备有:自外部输入有表示乘数A之资料,表示被乘数X之资料以及表示积P之资料等之各种资料的输入手段;输入有表示乘数A之资料,而如使数A1与常数A2之差A1-A2成为与乘数A相等般地来决定表示数A1的资料以及表示常数A2之资料的乘数分割手段;产生一表示输入有表示数A1的资料与表示被乘数X的资料,而输入有数A1与被乘数X,且将在数A1中之値不是0的各位元与被乘数X之积当作部分积加以输出之第1部分积产生电路之资料的第1部分积产生电路产生手段;产生一表示输入有表示常数A2的资料与表示被乘数X的资料,而输入有常数A2与被乘数X,且将在常数A2中之値不是0之各位元与被乘数X之积当作部分积加以输出之第2部分积产生电路之资料的第2部分积产生电路产生手段;产生一表示输入有表示上述第2部分积产生电路之输出信号的资料,而输入有上述第2部分积产生电路之输出信号,且输出其逻辑否定信号之逻辑否定电路的资料的逻辑否定电路产生手段;用于判定上述第1部分积产生电路以及逻辑否定电路之输出信号之个数的总数的部分积总数判定手段;输入有表示上述逻辑否定电路之输出信号的资料或是表示第2部分积产生电路之输出信号之资料中之其中任一资料,且根据该任一资料所表示之输出信号的个数而生成补正信号之补正信号产生手段;产生一表示输入有表示上述第1部分积产生电路之输出信号的资料与表示逻辑否定电路之输出信号的资料与表示上述补正信号的资料,而输入有上述第1部分积产生电路以及逻辑否定电路之所有的输出信号与上述补正信号,且将该些之相加结果当作部分积加以输出之部分积加法电路之资料的部分积加法电路产生手段及;产生一表示输入有表示上述部分积加法电路之输出信号的资料与表示积P之资料,而求取上述部分积加法电路之输出信号的总和,且将该总和当作乘数A与被乘数X的积,而将之设定为积P,将该积P加以输出之部分积和电路的资料的最终和电路产生手段。35.如申请专利范围第34项之逻辑电路之自动设计装置,上述部分积加法电路产生手段乃产生一表示被配列成树状之加法器所构成的部分积加法电路的资料。36.一种逻辑电路之自动设计装置,其主要特征系具有求取乘数与被乘数之积的乘法机能,而具备有:自外部输入有表示乘数A之资料,表示被乘数X之资料以及表示积P之资料的各种资料的输入手段;输入有表示乘数A的资料,而作成乘数A之逻辑否定信号之逻辑否定信号作成手段;产生一表示输入有表示上述乘数A之逻辑否定信号的资料与表示被乘数X的资料,而输入有上述乘数A之逻辑否定信号与被乘数X,且将在上述乘数A之逻辑否定信号中之値不为0之各位元与被乘数X之积当作部分积加以输出之部分积产生电路之资料的部分积产生电路产生手段;产生一表示输入有表示作为上述部分积产生电路之输出之部分积的资料与表示被乘数X的资料,而输入作为上述部分积产生电路之输出之所有的部分积与被乘数X,且将该些之加法结果当作部分积加以输出之部分积加法电路之资料的部分积加法电路产生手段;产生一表示输入有表示上述部分积加法电路之输出信号的资料,而输入上述部分积加法电路之输出信号,且输出其逻辑否定信号之逻辑否定电路之资料的逻辑否定电路产生手段;输入有表示被乘数X的资料,而根据被乘数X生成补正信号的补正信号产生手段及;产生一表示输入有表示上述补正信号的资料,表示上述部分积加法电路之输出信号的资料与表示积P之资料,而求取上述补正信号与上述部分积加法电路之输出信号的和,且将该和当作乘数A与被乘数X之积,且将之设定成积P,而输出该积P之部分积和电路之资料的最终和电路产生手段。37.如申请专利范围第36项之逻辑电路之自动设计装置,上述部分积加法电路产生手段乃产生一表示由被配列成树状之加法器所构成之部分积加法电路的资料。38.一种逻辑电路之自动设计装置,其主要特征系具有求取乘数与被乘数之积的乘法功能,具备有:自外部输入有表示乘数A的资料,表示被乘数X的资料以及表示积P的资料等之各种资料的输入手段;产生一表示输入有表示乘数A的资料与表示被乘数X的资料,而输入乘数A与被乘数X,且将在乘数A中之値不为0的各位元与被乘数X的积当作部分积加以输出之部分积产生电路之资料的部分积产生电路产生手段;产生一表示输入有表示上述部分积产生电路之输出信号的资料,而输入有上述部分积产生电路之所有的输出信号,且将该些之相加结果当作部分积加以输出之部分积加法电路之资料的部分积加法电路产生手段及;产生一表示输入有表示上述部分积加法电路之输出信号的资料与表示积P的资料,而输入有上述部分积加法电路之所有的输出信号,而求取该些的和,且将该和当作乘数A与被乘数X之积,且将之设定为积P,并将该积P加以输出之部分积和电路的资料的最终和电路产生手段。39.如申请专利范围第38项之逻辑电路之自动设计装置,上述部分积加法电路产生手段乃产生一表示由被配列成树状之加法器所构成的部分积加法电路的资料。40.一种乘法器,其主要特征系可相对于常数A1,A2输出一成为A=A1-A2之乘数A与被乘数X的杠,具备有:输入有常数A1与被乘数X,而只输出与在常数A1中之値为1之各位元对应之部分积的第1部分积产生手段;输入有常数A2与被乘数X,而只输出与在常数A2中之値为1之各位元对应之部分积的第2部分积产生手段;输入该第2部分积产生手段之输出信号,而输出其逻辑否定信号之逻辑否定手段及;输入上述第1部分积产生手段之输出信号与上述逻辑否定手段之输出信号与补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出的部分积和手段。41.如申请专利范围第40项之乘法器,上述部分积和手段备有:输入上述第1部分积产生手段之输出信号与上述逻辑否定手段之输出信号,而藉1段或是多段之加法手段将上述第1部分积产生手段之输出信号与上述逻辑否定手段之输出信号,且将该相加结果当作部分积加以输出之部分积加法手段及;输入该部分积加法手段之输出信号与补正信号,而求取该些的和,且将之当作乘数A与被乘数X之积加以输出之最终和手段。42.如申请专利范围第41项之乘法器,上述加法手段包含进位加法器。43.一种乘法器,其主要特征系可相对于常数A1,A2输出一成为A=A1-A2之乘数A与被乘数X的积,具备有:输入有常数A1之逻辑否定信号与被乘数X,而只输出与在常数A1之逻辑否定信号中之値为1之各位元对应之部分积的部分积产生手段;输入有该部分积产生手段之输出信号与被乘数X,而藉1段或是多段之相加手段将上述部分积产生手段之输出信号与被乘数X相加,且将其相加结果当作部分积加以输出之部分积加法手段;输入该部分积加法手段之输出信号,而输出其逻辑否定信号之逻辑否定手段及;输入该逻辑否定手段之输出信号与根据被乘数X而生成之补正信号,而求取上述逻辑否定手段之输出信号与上述补正信号的和,且将之当作乘数A与被乘数X的积加以输出之部分积和手段。44.如申请专利范围第43项之乘法器,上述加法手段包含进位保存加法器。图式简单说明:第一图系表本发明之实施例1之逻辑电路之自动设计系统之构成的方块图。第二图系表上述自动设计系统之记忆装置的构成图。第三图系表上述自动设计系统之设计处理的流程图。第四图系表在第三图之步骤43中之功能元件转换处理之详细内容的流程图。第五图系表在第四图之步骤45中之乘法器产生处理之详细内容的流程图。第六图系表在第五图之步骤1012中之功能元件转换处理之详细内容的流程图。第七图系表在第五图之步骤1013中之乘法器产生处理之详细内容的流程图。第八图系表使用在第七图之步骤142中之加法树之乘法器产生处理之详细内容的流程图。第九图系表在第八图之步骤151中之部分积产生电路产生处理之详细内容的流程图。第十图系表在第八图之步骤153中之部分积加法树产生处理之详细内容的流程图。第十一图系表在第七图之步骤146中之根据符号反转之乘法器产生处理之详细内容的流程图。第十二图系表在第七图之步骤148中之根据分割之乘法器产生处理之详细内容的流程图。第十三图系表在第七图之步骤143中之乘数分割处理之详细内容的流程图。第十四图系表本发明之实施例2之逻辑电路之自动设计系统中之乘法器产生处理的流程图。第十五图系表本发明之实施例3之逻辑电路之自动设计装置之构成的方块图。第十六图(a)-第十六图(c)系表能储存在上述实施例1之自动设计系统之记忆装置中之电路资料的一例,第十六图(a)系表电路之模式图。第十六图(b)系表功能记述资料,第十六图(c)系表功能电路资料。第十七图(a)-第十七图(c)系表被储存在上述实施例1之自动设计系统之记忆装置中之电路资料的另一例,第十七图(a)表电路之模式图,第十七图(b)表功能记述资料,第十七图(c)系表功能电路资料。第十八图(a)-第十八图(d)系表作为在上述实施例1之自动设计系统中之设计处理之功能元件的乘法器的模式图。第十九图(a)-第十九图(d)系表在第五图之乘法器产生处理中所产生之电路的电路图。第二十图(a)表转换规则1之模式图。第二十图(b)表转换规则1之实际的表现形式图。第二十一图表转换规则2之模式图。第二十二图表转换规则3之模式图。第二十三图表转换规则4之模式图。第二十四图表转换规则5之模式图。第二十五图表转换规则6之模式图。第二十六图表转换规则7之模式图。第二十七图表转换规则8之模式图。 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