| 摘要 |
本发明系有关于一种评估积体半导体记忆体之记忆体晶胞(CZ)中资料内容所用之电路配置,其中该记忆体晶胞系沿着位元线(BT,BC)及字元线(WL)而配置。在相邻的位元线(BT,BC)之间连接电流补偿元件(ST,SC)。由控制信号(BEWCOMP)设计及/或配置及/或控制该电流补偿元件,其方式为设定此种流过电流补偿元件(ST, SC)的补偿电流,使作为相关记忆体晶胞(SZ)之资料内容的一非常彻弱之"O"或一非常微弱之"l"仍由该电路配置评估成一数位上的"O"或"l"。 |
| 主权项 |
1.一种评估积体半导体记忆体之记忆体晶胞(CZ)中资料内容所用之电路配置,该记忆体晶胞系沿着位元线(BT,BC)及字元线(WL)而配置,其特征为:在相邻的位元线(BT,BC)之间连接电流补偿元件(ST,SC)。2.如申请专利范围第1项之电路配置,其中由一开关形成该电流补偿元件(ST,SC),该开关系由一控制信号(BEWCOMP)控制。3.如申请专利范围第1或2项之电路配置,其中由控制信号(BEWCOMP)设计及/或配置及/或控制该电流补偿元件(ST,SC),其方式为设定此种流过电流补偿元件(ST,SC)的补偿电流,使作为相关记忆体晶炮(SZ)之资料内容的一非常微弱之"0"或一非常微弱之"1"仍由该电路配置评估成一数位上的"0"或"1"。4.如申请专利范围第1或第2项之电路配置,其中各位元线包含一对互补之位元线半处(BT,BC),此对位元线半处共同连接至一感测放大器装置(pSV,nSV)。5.如申请专利范围第3项之电路配置,其中各位元线包含一对互补之位元线半处(BT,BC),此对位元线半处共同连接至一感测放大器装置(pSV,nSV)。6.如申请专利范围第1或第2项之电路配置,其中各记忆体晶胞(SZ)具有一晶胞电容(CK)及一指定予晶胞电容的选择电晶体(CT),该电晶体的电极端(汲极及源极)分别连接至对应的位元线半处(BT,BC),且该电晶体的控制端(闸极)连接至字元线(WL)。7.如申请专利范围第3项之电路配置,其中各记忆体晶胞(SZ)具有一晶胞电容(CK)及一指定予晶胞电容的选择电晶体(CT),该电晶体的电极端(汲极及源极)分别连接至对应的位元线半处(BT,BC),且该电晶体的控制端(闸极)连接至字元线(ML)。8.如申请专利范围第4项之电路配置,其中该感测放大器装置(pSV,nSV)具有一p通道感测放大器及一n通道感测放大器。9.如申请专利范围第1或第2项之电路配置,其中该电流补偿元件(ST,SC)交替地连接位元线之位元线半处(BT,BC)。10.如申请专利范围第3项之电路配置,其中该电流补偿元件(ST,SC)交替地连接位元线之位元线半处(BT,BC)。11.如申请专利范围第1或第2项之电路配置,其中由一单一的控制信号(BEWCOMP)控制电流补偿元件(ST,SC)。12.如申请专利范围第3项之电路配置,其中由一单一的控制信号(BEWCOMP)控制电流补偿元件(ST,SC)。13.如申请专利范围第9项之电路配置,其中由一单一的控制信号(BEWCOMP)控制电流补偿元件(ST,SC)。第一图为具有本发明之电路配置的同步DRAM半导体记忆体装置之晶胞阵列的细部结构。第二图为应用第一图所示之本发明电路装置,读取一微弱"0"期间,电压对应时间的分布。第三图为上述DRAM半导体记忆体晶胞之晶胞阵列的示意图。第四图为一正常"0"之评估的模拟。 |
