| 主权项 |
1.一种半导体积体电路装置,为具备:同步于时脉讯号实行数据之输入输出及取入所供给之讯号的同步型记忆体;形成于前述同步型记忆体之同一半导体基板上与前述同步型记忆体实行数据之授受的逻辑电路;同步于对应前述时脉讯号之测试时脉讯号将前述半导体基板外部所供给之包含数据的讯号取入之同步型记忆体直接存取电路;以及应答于测试模式指示讯号,选择前述逻辑电路及前述同步型记忆体直接存取电路之输出讯号的一方而供给于前述同步型记忆体的选择电路者。2.如申请专利范围第1项的半导体积体电路装置,其中前述同步型记忆体直接存取电路为包含以不同于同步前述测试时脉讯号取入前述由外部供给之讯号的取入定时的定时而传送同步于前述测试时脉讯号取入于前述选择手段之讯号的手段者。3.如申请专利范围第1项的半导体积体电路装置,其中前述同步型记忆体为包含同步于前述时脉讯号输出复数位元之数据的手段;前述同步型记忆体直接存取电路更为包含接受由前述同步型记忆体读出的复数位元的数据并同步于前述测试时脉讯号将其取入之数据取入手段者。4.如申请专利范围第3项的半导体积体电路装置,其中前述同步型记忆体直接存取电路更为包含同步于前述测试时脉讯号传送由外部供给之位址讯号的位址传送手段,以及依据由前述位址传送手段的位址而自前述数据取入手段之复数位元之数据选择预定数之位元的数据之数据选择手段者。5.如申请专利范围第4项的半导体积体电路装置,其中前述位址传送手段为包含将数据读出指示的施加时所供给的位址讯号,于供给前述数据读出指示于前述同步型记忆体至其输出有效数据所需要之对应于时脉周期的期间,由实行同步于前述测试时脉讯号的传送动作而延迟其供给至前述数据选择手段的移位电路者。6.如申请专利范围第1项的半导体积体电路装置,其中前述同步型记忆体包含于数据读出时输出复数位元之数据的手段,前述同步型记忆体直接存取电路更为包含同步于前述测试时脉讯号用以闩锁由前述同步型记忆体读出之复数位元的数据之数据闩锁手段,及使用与前述数据闩锁手段之数据闩锁为相同的定时将所供给的位址讯号予以闩锁的位址闩锁,以及依据前述位址闩锁所闩锁的位址讯号由前述数据闩锁手段所闩锁的数据选择预定数之位元的数据之数据选择手段者。7.如申请专利范围第4项的半导体积体电路装置,其中前述同步型记忆体直接存取电路更为具备同步于前述测试时脉讯号将前述数据选择手段所选择的数据输出于外部的输出传送手段者。8.如申请专利范围第1项的半导体积体电路装置,其中前述同步型记忆体直接存取电路更为具备介由预定的连接垫以时分割多重化供给之位址讯号分离为行位址讯号及列位址讯号之分离手段,又前述同步型记忆体为含有介由前述选择手段用以并列的接受前述分离之行位址讯号及列位址讯号之互为分别而设的行位址输入节点及列位址输入节点者。9.如申请专利范围第8项的半导体积体电路装置,其中前述行位址讯号的位元数比前述列位址讯号为多,并且前述同步型记忆体于数据读出时为输出复数位元的数据,以及前述预定的连接垫为包含接受前述列位址讯号的第1垫,及接受由前述复数位元的数据中用以选择预定数之位元的数据之数据位址讯号的第2垫,前述第1及第2垫为并列的接受前述行位址讯号之不同位元者。10.如申请专利范围第9项的半导体积体电路装置,其中前述预定的连接垫更含有接受于数据写入时,指示对于写入数据施加遮膜之位元的遮膜指示位元的连接垫,及前述同步型记忆体直接存取电路更含有由供给于前述预定的连接垫的讯号中分离出前述遮膜指示位元的手段者。11.如申请专利范围第10项的半导体积体电路装置,其中前述第2垫为接受前述遮膜指示位元者。12.如申请专利范围第3项的半导体积体电路装置,其中前述同步型记忆体直接存取电路更为具备将自前述数据取入手段的复数位元的数据退缩为1位元数据而同步于前述测试时脉讯号将其输出的手段者。13.如申请专利范围第1项的半导体积体电路装置,其中前述同步型记忆体直接存取电路含有接受由外部供给之复数位元的写入数据以作成比所接受写入数据之位元数更多位元数之测试写入数据而同步于前述测试时脉讯号传送的手段;前述同步型记忆体为含有并列的接受前述测试写入数据之位元的写入数据输入节点者。14.如申请专利范围第10项的半导体积体电路装置,其中前述同步型记忆体直接存取电路更含有依据由外部之控制讯号而无关于前述遮膜指示位元将全部数据位元设定为写入许可状态的手段者。15.如申请专利范围第6项的半导体积体电路装置,其中前述同步型记忆体直接存取电路更为具备同步于前述测试时脉讯号将前述数据选择手段所选择的数据输出于外部的输出传送手段者。图式简单说明:第一图表示本发明之实施形态1的半导体积体电路装置之全体的概略构成图。第二图表示第一图所示半导体积体电路装置之动作的时序图。第三图表示本发明之实施形态1的半导体积体电路装置之具体构成图。第四图表示第三图所示半导体积体电路装置之动作时序图。第五图表示说明测试时脉讯号与同步型记忆体动作用时脉讯号之作用的时序图。第六图(A)表示同步于测试时脉讯号闩锁之闩锁电路构成,(B)表示(A)之闩锁电路的动作时序图。第七图表示同步于倒测试时脉讯号实行闩锁之闩锁电路之一构成例。第八图表示另一闩锁电路的构成图。第九图表示第八图所示闩锁电路之动作时序图。第十图10A-10D概略的表示SDRAM组件内之阵列构成。第十一图表示由8位元写入数据作成256位元写入数据之讯号分配电路之部分的概略构成图。第十二图表示第三图所示选择电路的概略构成图。第十三图表示本发明之实施形态2的半导体积体电路装置之全体的概略构成图。第十四图表示第十三图所示讯号分配电路之概略构成图。第十五图表示第十三图所示讯号分配电路之第2概略构成图。第十六图表示第十三图所示半导体积体电路装置之动作时序图。第十七图表示第十三图所示移位器的概略构成图。第十八图表示第十三图所示讯号分配电路之第3概略构成图。第十九图表示第十八图所示解码器的概略构成图。第二十图表示本发明之实施形态2之变更例的概略构成图。第二十一图表示本发明之实施形态3的半导体积体电路装置之全体的概略构成图。第二十二图表示第二十一图所示退缩电路之概略构成图。第二十三图表示测试写入数据与供给记忆体的写入数据以及读出数据之对应关系的概略图。第二十四图表示习用之非同步型DRAM内装半导体积体电路装置之概略构成图。第二十五图表示第二十四图之更具体的构成图。第二十六图表示第二十四图所示半导体积体电路装置的动作时序图。第二十七图表示第二十四图所示半导体积体电路装置更换以同步型记忆体时的概略构成图。第二十八图表示第二十七图所示半导体积体电路装置的动作时序图。第二十九图表示第二十七图所示半导体积体电路装置的动作时序图。 |
