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1.一种以全CMOS技术设计的高速8位元快闪式类比数 位转 换器,以全CMOS单晶片所完成的类比数位转换器的 装置, 它包括:一第一外界电容,一端连接外界的影像信 号,另 一端连接一第一CMOS电子开关的一端,并且连接256 个二 输入的高速比较器的其中一端;第一CMOS电子开关 的另一 端连一第一参考电压,该第一参考电压乃由外界的 稳压电 路产生,第一CMOS电子开关的控制端则由外界的钳 制信号 控制;该第一参考电压经第一与第二电阻分电压, 得一第 二参考电压;该第二参考电压连接一第一运算放大 器的非 反向输入端,该第一运算放大器的输出连接一第一 NMOS的 GATE,该第一NMOS的SOURCE连接第一运算器的反向输入 端 ,并且连接一由256个第三电阻串连的第一电阻串, 该第 一电阻串另一端接地;第一NMOS的DRAIN连接一第一 PMOS 的DRAIN及GATE,在该接点产生第一反射电流偏压;该 第 一PMOS的SOURCE,连接一第二PMOS的DRAIN与GATE,在该 接点上产生第二反射电流偏压,该第二PMOS的SOURCE 接电 源;该第一与第二反射电流偏压,分别连接一第一 可数位 控制电流反射器的第一与第二偏压输入;该第一可 数位控 制电流反射器的数位控制输入端连接一第一组数 位控制信 号,并且产生一第一流出电流及一第一流入电流; 该第一 流出电流流入一由256个第四电阻串连成的第二电 阻串的 一端,该第二电阻串的另一端连接该第一流入电流 ,并且 连接一第五电阻该第五电阻连接该第一参考电压; 该第一 与第二电阻的材质相同;该第三,第四及第五电阻 的材质 相同;该第一可数位控制电流反射器,因应数位控 制信号 每一单位数値产生的第一流出与流入电流的电流 量,为该 流过第一与第二PMOS电流的2的N次方之一,若N为七 位元 ,则2的N次方等于128;该第二电阻串的256个电阻连接 点 ,分别连接该256个二输入高速比较器另一输入端, 该256 个高速比较器的256个输出端则输入一第一编码器, 经编 码处理后,该第一编码器产生一八位元二进位数位 影像信 号输出;一第二可数位控制电流反射器,其二偏压 输入端 分别接该第一与第二反射电流偏压,而数位控制端 则连接 一第二组数位控制信号,并且产生一第二流出及第 二流入 电流;该第二流出及第二流入电流可经由第二组数 位控制 信号的最大位元的逻输状态决定其跨接于第五电 阻两端方 向,因此在第五电阻上建立正负极性的电压;该第 二可数 位控制电流反射器,因应第二组数位控制信号每一 单位数 値所产生的第二流出与流入电流量,为流过第一与 第二 PMOS电流的2的M次方分之一,若M为八位元,则2的M次 方 等于256。2.一种以全CMOS技术设计的高速比较器,它 具有自动直流 偏离归零,防止高频反穿透及精确时钟产生的装置 ;该高 速比较器的电路包括:一第一PMOS,它的SOURCE接电源, GATE接一第一偏压,DRAIN接一第二及第二PMOS的SOURCE ;该第二PMOS的GATE为高速比较器的其中一输入端,连 接 一第一直流参考电压,该第三PMOS的GATE接一第一及 第二 CMOS电子开关的一端,该第一COMS电子开关另一端接 第一 直流参考电压,并且受水平钳制信号控制在钳制时 间致能 ;该第二COMS电子开关的另一端接类比影像信号,并 且受 水平钳制信号控制在非钳制时间致能;该第二与第 三PMOS 的DRAIN分别接第一与第二MNOS的DRAIN,该第二PMOS与第 一NMOS的DRAIN接点,连接一第四NMOS的DRAIN接点,及一 第三NMOS的SOURCE及GATE,该第三PMOS与第二NMOS的 DRAIN接点,连接该第四NNOS的SOURCE与GATE及第三NMOS 的DRAIN;该第一与第二NMOS的GATE同时接一第二偏压, SOURCE同时接地;一第一与第二电容,一端分别接该 第一 第二NMOS的DRAIN,另一端分别接一第五及第接六PMOS 的 GATE;该第五与第六PMOS的SOURCE同时与一第四PMOPS的 DRAIN连接,该第四PMOS的GATE接第一偏压,SOURCE接电 源;一第三与第四NMOS电子开关,其两端分别接该第 五与 第六PMOS的GATE与DRAIN,并且受水平钳制信号的控制, 在钳制时间致能;一第五及一第六CMOS电子开关,它 们的 一端同时与第五PMOS的DRAIN连接,该第五COMS电子开 关 的另一端接一第五NMOS电子开关,第七NMOS电子开关, 第 九NMOS电子开关,第十一NMOS电子开关与一第七NMOS的 DRAIN连结在一起的连接点;该第六NMOS电子开关的另 一 端接一第五NMOS的DRAIN与GATE,该第五NMOS的SOURCE与 该第七NMOS的SOURCE接地;一第七与第八CMOS电子开关, 它们的一端同时与第六PMOS的DRAIN连接;该第八CMOS 电 子开关的另外一端接一第六,第八,第十NMOS电子开 关一 端,该第十一NMOS电子开关的另一端及一第八NMOS的 DRAIN连接的连接点,该第七CMOS电子开关的另一端接 一 第六NMOS的DRAIN与GATE;该第六NMOS的SOURCE与第八 NMOS的SOURCE接地;该第五与第八NMOS电子开关另一端 连 接在一起,并且接第八NMOS的GATE;该第七与第六NMOS 的 电子开关的另一端连接在一起,并且接第七NMOS的 GATE; 一第十一PMOS电子开关的一端与一第七PMOS的DRAIN与 一 第八PMOS的GATE与该第九NMOS电子开关的另一端连接; 一 第十一PMOS电子开关的一端与一第七PMOS的DRAIN与一 第 八PMOS的GATE与该第九NMOS电子开关的另一端连接;一 第 十二PMOS电子开关的一端与该第八PMOS的DRAIN与该第 七 PMOS的GATE与该第十NMOS电子开关的另一端连接;该第 十 一与第十二PMOS电子开关的另一端,与该第七与第 八PMOS 的SOURCE同时接电源;该第五,第六,第七,第八NMOS电 子开关受水平钳制信号控制,第七与第八NMOS电子 开关在 钳制时间致能,第五与第六NMOS电子开关在非钳制 时间致 能;该第十一NMOS电子开关受一第二时钟控制;该第 九与 第十NMOS电子开关与该第十一与第十二PMOS电子开 关受一 第一时钟控制;该第五与第八CMOS电子开关受一第 三时钟 ,该第六及第七CMOS电子开关受该第三时钟的反向 时钟控 制;该第一,第二与第三时钟在水平钳制时间逻辑 状态〝 为0〞使第五及第八CMOS电子开关致能,第九,十及十 一 NMOS电子开关不致能;在非水平钳制时间,该第一,第 二 与第三时钟为具有相同周期但不同致能时间的时 钟;该不 同致能时间出一差动式七级反向器所组成的环型 振荡器所 产生的十四个等分相位时钟所产生;若将该十四个 时钟其 中一个时钟的周期分成十四个等分并且分别以T1,T 2,T3 至T14依序的分别代表十四个等分时间;则第一时钟 的致 能时间为T8至T14,第二时钟的致能时间为T1至T4,第 三 时钟的致能为T3至T6;该第七与第八PMOS的DRAIN分别 接 一RS互锁器的二输入端,该RS互锁器的二输出端即 为该高 速比较器的二输出端。图式简单说明:第一图为本 发明的 全CMOS高速快闪式八位元类比数位转换器的电路全 貌。第 二图之一为输入影像信号与水平钳制信号的时间 图。第二 图之二为受钳制影像信号的时间说明图。第三图 为受钳制 影像信号与上下限制电压的说明图。第四图为可 数位控制 电流反射器的电路图。第五图为可数位控制电流 反射器并 且有两输出端可互换控制的电路图。第六图为高 速比较器 的电路全貌。第七图为高速比较器内各控制时钟 的时间图 ,并且包括第七图之一,第七图之二,第七图之三及 第七 图之四各说明图。第八图为t1至t2水平钳制时间高 速比较 器的电路状态。第九图为t2至t3非水平钳制时间高 速比较 器的电路状态。第十图为TC1至TC2时钟时间高速比 较器的 电路状态。第十一图为TC3至TC4时钟时间高速比较 器的电 路状态。第十二图为TC5至TC6钟时间高速比较器的 电路状 态。第十三图为TC7时钟时间高速比较器的电路状 态。第 十四图为TC8至TC14时钟时间高速比较器的电路状态 。 |
