| 主权项 |
1.一种单晶片时钟同步式记忆装置,其特征在于具备有:记忆体,由通常数据记忆领域2及顺序记备领域4所构成,而包含控制信号、数据信号、位址信号之逻辑顺序数据系以顺式方式分别记忆于顺序记忆领域4;数据领域控制电路3,对通常数据记忆领域用以控制数据之写入及读出;及逻辑顺序数据记忆构件,收取逻辑顺序数据并写入于该顺序记忆领域。2.如申请专利范围第1项之单晶片时钟同步式记忆装置,其中该逻辑顺序数据记忆装置,其包括暂存器1.暂存器转送控制电路5.行列位址计数器6及比较器7。3.一种单晶片时钟同步式记忆装置,其特征在于具备有:记忆体,由通常数据记忆领域2及顺序记忆领域4所构成,而包含控制信号、数据信号、位址信号之逻辑顺序数据系以顺式方式分别记忆于顺序记忆领域4;数据领域控制电路3,对通常数据记忆领域用以控制数据之写入及读出;逻辑顺序数据记忆构件,收取逻辑顺序数据并写入于该顺序记忆领域,及顺序记忆领域设定构件,用以设定该顺序记忆领域之大小。4.如申请专利范围第3项之单晶片时钟同步式记忆装置,其中该顺序记忆领域设定构件系含有行列位址计数器,在模式暂存器之设定时用以设定该顺序记忆领域之开始位址者。5.如申请专利范围第3项之单晶片时钟同步式记忆装置,其中该顺序记忆领域设定构件,系当使用暂存器模组时,将设定于暂存器模组上之EEPROM的开始位址加以读出并设定于行列位址计数器。6.如申请专利范围第1.2或3项之单晶片时钟同步式记忆装置,其中该逻辑顺序数据记忆构件,系将逻辑顺序数据在每时钟信号转送于顺序记忆领域者。图式简单说明:第一图系显示本发明之实施形态1中内藏逻辑分析机能之单晶片时钟同步式记忆装置的构成之方块图。第二图系显示将第一图所示之单晶片时钟同步式记忆装置设定于逻辑分析模式并记录动作之流程图。第三图系显示做为第一图所示内藏逻辑分析机能之同步DRAM(SDRAM)的动作例之示意图。第四图系显示对第一图所示单晶片时钟同步式记忆装置以指令发动触发器用以记忆逻辑顺序数据并记录动作(第3写入方法)之流程图。第五图系显示对第一图所示单晶片时钟同步式记忆装置以指令发动触发器,用以记忆触发器之前及之后的逻辑顺序数据并记录动作(第4写入方法)之流程图。第六图系显示本发明之实施形态2中内藏逻辑分析机能之单晶片时钟同步式记忆装置的构成之方块图。第七图系显示第六图所示之单晶片时钟同步式记忆装置中记录顺序记忆领域之设定方法的流程图。第八图系显示将第六图所示单晶片时钟同步式记忆装置搭载于记忆体模组时记录顺序记忆领域之设定方法的流程图。 |
