| 摘要 |
一衬垫层配置于一半导体基体102之上,以及一缓冲层108配置于该衬垫层内,使该衬垫层分为一在该缓冲层下方之电介质层106,及一在该缓冲层上方之遮罩层 l10。一种在一半导体晶片上形成具有均匀平坦性及厚度之层膜的方法,含有下列步骤:提供一基体,具有热衬垫物104形成于上;形成一电介质层106于该热衬垫物之上;形成一缓冲层108于该电介质层之上,其中该缓冲层系由一相异于该电介质层之材料所作成;以及形成一遮罩层l10于该缓冲层之上,其中该缓冲层系由一相异于该遮罩层之材料所作成。 |
| 主权项 |
1.一种半导体装置,包含:-衬垫层,配置于一半导体基体之上;以及-缓冲层,配置于该衬垫层之内,使该衬垫层分为一在该缓冲层下方之电介质层,及一在该缓冲层上方之遮罩层。2.如申请专利范围第1项之半导体装置,其中该衬垫层含有复数之缓冲层于其内。3.如申请专利范围第1项之半导体装置,其中该缓冲层系由TEOS所作成,而该遮罩层及该电介质层系由氮化矽所作成。4.如申请专利范围第1项之半导体装置,其中该缓冲层之厚度系小于100埃。5.如申请专利范围第1项之半导体装置,其中该缓冲层之厚度系于50与100埃之间。6.一种在半导体晶片上形成具有均匀平坦性及厚度之层膜的方法,包含下列步骤:提供一基体,具有一热衬垫物形成于其上;形成一电介质层于该热衬垫物之上;形成一缓冲层于该电介质层之上,其中该缓冲层系由一相异于该电介质层之材料所作成;以及形成一遮罩于该缓冲层之上,其中该缓冲层系由一相异于该遮罩层之材料所作成。7.如申请专利范围第6项之形成具有均匀平坦性及厚度之层膜的方法,其中该缓冲层系TEOS而该遮罩层及该电介质层系氮化物。8.如申请专利范围第6项之形成具有均匀平坦性及厚度之层膜的方法,尚包含利用该缓冲层为一蚀刻阻断物之步骤。9.如申请专利范围第6项之形成具有均匀平坦性及厚度之层膜的方法,尚包含形成一玻璃之层膜于该遮罩层上之步骤。10.如申请专利范围第6项之形成具有均匀平坦性及厚度之层膜的方法,尚包含形成复数遮罩层于复数缓冲层上之步骤,其中该复数缓冲层系由相异于该复数遮罩层之材料所作成。11.如申请专利范围第6项之形成具有均匀平坦性及厚度之层膜的方法,尚包含利用该电介质层为一抛光阻断物之步骤。12.如申请专利范围第6项之方法,其中可制作一半导体晶片。13.一种在半导体中形成具有均匀平坦性及厚度之层膜的方法,包含下列步骤:提供一半导体装置,其具有一衬垫层配置于一半导体基体之上,以及一缓冲层配置于该衬垫层之内,使得该衬垫层分为一在该缓冲层下方之电介质层,及一在该缓冲层上方之遮罩层;形成至少一沟渠于该半导体装置之顶部表面中;淀积一充填物于该至少一沟渠中及在至少一部分之该顶部表面上;藉抛光法自该装置之该顶部表面去除该充填物以暴露至少一部分之该遮罩;以及选择性地蚀刻该遮罩层以暴露该缓冲层之一表面。14.如申请专利范围第13项之形成具有均匀平坦性及厚度之层膜的方法,尚包含去除该缓冲层使得一实质均匀之表面保持于该电介质层上之步骤。15.如申请专利范围第13项之形成具有均匀平坦性及厚度之层膜的方法,尚包含形成一TEOS环管于该至少一沟渠之内的步骤。16.如申请专利范围第15项之形成具有均匀平坦性及厚度之层膜的方法,其中去除该缓冲层之步骤含有同时地去除该缓冲层及一部分之该TEOS层。17.如申请专利范围第13项之形成具有均匀平坦性及厚度之层膜的方法,其中该缓冲层系TEOS而该遮罩层及该电介质层系氮化矽。18.如申请专利范围第13项之形成具有均匀平坦性及厚度之层膜的方法,尚包含形成复数遮罩层于复数缓冲层上之步骤,其中该复数缓冲系由相异于该复数遮罩层之材料所作成。19.如申请专利范围第13项之形成具有均匀平坦性及厚度之层膜的方法,尚包含下列步骤:再充填该至少一沟渠以一充填物;以及利用化学向下蚀刻法形成一凹口于该至少一沟渠之中。20.如申请专利范围第13项之形成具有均匀平坦性及厚度之层膜的方法,尚包含下列步骤:形成一浅沟集隔离物于该凹口之中;以及抛光该浅沟渠隔离物使得该电介质层系一抛光阻断物。21.如申请专利范围第13项之方法,其中可制作一半导体晶片。图式简单说明:第一图系一习知技术半导体晶片之横截面图示;第二图系显示具有一缓冲层之半导体晶片之横截面图示;第三图系显示具有复数缓冲层之半导体晶片之横截面图示;第四图系显示具有沟渠形成其中之半导体晶片之横截面图示;第五图系具有充填以充填物之沟渠的第四图之半导体晶片之横截面图示;第六图系具有藉去除其上之充填物层所暴露之遮罩层的第五图之半导体晶片之横截面图示;第七图系具有所蚀刻之充填物及所淀积之TEOS层的第六图之半导体晶片之横截面图示;第八图系具有一部分TEOS层被去除之第七图之半导体晶片之横截面图示;第九图系具有充填以充填物及抛光至遮罩层之沟渠的第八图之半导体晶片之横截面图示;第十图系具有作凹口之充填物的第九图之半导体晶片之横截面图示;第十一图系具有TEOS层蚀刻至充填物之第十图之半导体晶片之横截面图示;第十二图系具有再充填之沟渠的第十一图之半导体晶片之横截面图示;第十三图系一描绘性实施例之半导体晶片在抛光后之横截面图示;第十四图系第十三图之半导体晶片在去除遮罩层后之横截面图示;第十五图系第十四图之半导体晶片在去除缓冲层后之横截面图示,以及显示有一实质均匀厚度及平坦性之电介质层;第十六图系一具有凹口形成于其中用于接纳浅沟渠隔离物及显示一扮演抛光阻断物之电介质层的半导体晶片之横截面图示;第十七图系另一描绘性实施例之半导体晶片在抛光后之横截面图示;第十八图系第十七图之半导体晶片在去除该遮罩后之横截面图示;以及第十九图系第十八图之半导体晶片在去除缓冲层后之横截面图示,以及显示有一实质均匀厚度及平坦性之电介质层。 |
