| 主权项 |
1.一种半导体积体电路,系搭载有将外部电源电压予以降压,并当作内部电源电位供给至内部电路的内部降压电路,其特征为:前述内部降压电路,具备有,基准电压产生电路,用以产生包含几乎与外部电源电压没有依存在性的第一基准电压、和依存于外部电源电压的第二基准电压之复数个基准电压者;第一内部电源供给电路,根据前述第一基准电压产生内部电源电压以供给至前述内部电路者;第二内部电源供给电路,根据前述第二基准电压产生内部电源电压以供给至前述内部电路者;基准电压比较电路,由进行前述内部电路之加速试验的加速试验时被输出的加速试验时控制信号所控制,用以比较前述第一基准电压和第二基准电压者;以及加速试验时电压供给电路,于前述加速试验时,根据前述基准电压比较电路之输出信号,将加速试验时之内部电源电压供给至前述内部电路者。2.如申请专利范围第1项之半导体积体电路,其中,于加速试验时,前述加速试验时电压供给电路,系在变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,会根据前述基准电压比较电路之输出信号而动作,以将前述加速试验时之内部电源电压供给至前述内部电路。3.一种半导体积体电路,系搭载有将外部电源电压予以降压,并当作内部电源电位供给至内部电路之内部降压电路,其特征为:前述内部降压电路,具备有,基准电压产生电路,用以产生包含几乎与外部电源电压没有依存性的第一基准电压、和依存于外部电源电压的第二基准电压之复数个基准电压者;第一内部基准电压产生电路,根据前述第一基准电压以产生用以供给内部电源电压之内部基准电压者;第二内部基准电压产生电路,根据前述第二基准电压以产生用以供给内部电源电压之内部基准电压者;基准电压比较电路,由进行前述内部电路之加速试验的加速试验时被输出的加速试验时控制信号所控制,用以比较前述第一基准电压和第二基准电压者;加速试验时基准电压产生电路,于前述加速试验时,根据前述基准电压比较电路之输出信号,产生用以供给加速试验时之内部电源电压的内部基准电压者;以及内部电源供给电路,根据由前述第一及第二之内部基准电压产生电路暨前述加速试验时基准电压产生电路之输出所产生的前述内部基准电压,以将内部电源电压供给至前述内部电路内者。4.如申请专利范围第3项之半导体积体电路,其中,于加速试验时,前述加速试验时基准电压供给电路,系在变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,会根据前述基准电压比较电路之输出信号而动作,以产生前述加速试验时之内部基准电压者。5.如申请专利范围第1.2.3或4项之半导体积体电路,其中前述内部电源电压,系在外部电源电压位于半导体积体电路之动作保证电压范围内时,具有与外部电源电压几乎没有存在性之电压的第一电压特性,外部电源电压,在变成前述第二基准电压比前述第一基准电压还高的电压特性之电压范围内的情况,于非加速试验时,具有与外部电源电压有依存性的第二电压特性,而于加速试验时,具有电压比前述第二电压特性还高的电压特性,且与外部电源电压有依存性的第三电压特性。6.如申请专利范围第1项之半导体积体电路,其中前述加速试验时电压供给电路,系由被配置于外部电源端子和内部电源电压之产生部位之间的MOS电晶体所构成,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外外部电源电压时,前述MOS电晶体会进行导通动作,且将与外部电源电压相同电压的内部电源电压供给至内部电路内。7.如申请专利范围第1.2或6项之半导体积体电路,其中前述加速试验时电压供给电路,系包含由在外部电源端子和内部电源电压之产生部位之间,以二极体型进行闸极连接的P型MOS电晶体所构成,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述P型MOS电晶体会进行导通动作,且将比外部电源电压只低于前述P型MOS电晶体之临界値电压的内部电源电压供给至内部电路者。8.如申请专利范围第1.2或6项之半导体积体电路,其中前述加速试验时电压供给电路,系包含由在外部电源端子和内部电源电压之产生部位之间,以二极体型进行闸极连接的N型MOS电晶体所构成,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述N型MOS电晶体会进行导通动作,且将比外部电源电压只低于前述N型MOS电晶体之临界値电压的内部电源电压供给至内部电路者。9.如申请专利范围第8项之半导体积体电路,其中,以作为前述加速试验时电压供给电路之构成要素的二极体型进行闸极连接的N型MOS电晶体,系进行与前述内部电路所具备之记忆单元电晶体相同的杂质注入之N型MOS电晶体,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,产生比外部电源电压只低于与前述记忆单元电晶体之临界値电压大致相同的电压之内部电源电压者。10.如申请专利范围第1或2项之半导体积体电路,其中前述加速试验时电压供给电路,系在外部电源端子和内部电源电压之产生部位之间,持有串联连接由前述基准电压比较电路之输出信号所控制的MOS电晶体;以及以1个或是复数个二极体型进行闸极连接的MOS电晶体的构成,进而,持有各自对以前述1个或是复数个二极体型进行闸极连接的MOS电晶体并联连接的保险丝,且藉由前述各保险丝之切断,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,可切换加速试验时之内部电源电压者。11.如申请专利范围第3项之半导体积体电路,其中前述加速试验时基准电压电路,系由被配置于外部电源端子和内部基准电压之产生部位之间的MOS电晶体所构成,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述MOS电晶体会进行导通动作,以产生与外部电源电压相同电压的内部基准电压者。12.如申请专利范围第3.4或11项之半导体积体电路,其中前述加速试验时基准电压产生电路,系包含由在外部电源端子和内部基准电压之产生部位之间,以二极体型进行闸极连接的P型MOS电晶体所构成,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述P型MOS电晶体会进行导通动作,以产生比外部电源电压只低于前述P型MOS电晶体之临界値电压的内部基准电压者。13.如申请专利范围第3.4或11项之半导体积体电路,其中前述加速试验时基准电压产生电路,系包含由在外部电源端子和内部电源电压之产生部位之间,以二极体型进行闸极连接的N型MOS电晶体所构成,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述N型MOS电晶体会进行导通动作,以产生比外部电源电压只低于前述N型MOS电晶体之临界値电压的内部基准电压者。14.如申请专利范围第13项之半导体积体电路,其中,以作为前述加速试验时基准电压产生电路之构成要素的二极体型进行闸极连接的N型MOS电晶体,系进行与前述内部电路所具备之记忆单元电晶体相同的杂质注入之N型MOS电晶体,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,产生比外部电源电压只低于与前述记忆单元电晶体之临界値电压大致相同的电压之内部基准电压者。15.如申请专利范围第3或4项之半导体积体电路,其中前述加速试验时基准电压产生电路,系在外部电源端子和内部基准电压之产生部位之间,持有串联连接由前述基准电压比较电路之输出信号所控制的MOS电晶体;以及以1个或是复数个二极体型进行闸极连接的MOS电晶体的构成,进而,持有各自对以前述1个或是复数个二极体型进行闸极连接的MOS电晶体并联连接的保险丝,藉由前述各保险丝之切断,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,可切换加速试验时之内部基准电压者。16.如申请专利范围第1或2项之半导体积体电路,其中,比较前述第一基准电压和第二基准电压之前述基准电压比较电路的输出,持有磁滞特性,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述加速试验时电压供给电路所供给的内部电源电压,对前述外部电源电压之变化持有磁带特性者。17.如申请专利范围第3或4项之半导体积体电路,其中,比较前述第一基准电压和第二基准电压之前述基准电压比较电路的输出,持有磁滞特性,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述加速试验时电压供给电路所供给的内部基准电压,对前述外部电源电压之变化持有磁滞特性者。18.如申请专利范围第1或2项之半导体积体电路,其中,根据前述第二基准电压而供给内部电源电压的前述第二内部电源供给电路,系由前述加速试验时控制信号所控制,于加速试验时,停止内部电源电压之供给。19.如申请专利范围第18项之半导体积体电路,其中前述第二内部电源供给电路,系由差动放大器、及内部电源供给用驱动器所构成,前述差动放大器系由前述加速试验时控制信号所控制,于加速试验时前述差动放大器之动作会停止。20.如申请专利范围第3或4项之半导体积体电路,其中,根据前述第二基准电压而供给内部基准电压的前述第二内部基准电压产生电路,系由前述加速试验时控制信号所控制,于加速试验时,停止内部基准电压之产生。21.如申请专利范围第20项之半导体积体电路,其中前述第二内部基准电压产生电路,系由差动放大器、及内部基准电压产生用驱动器所构成,前述差动放大器系由前述加速试验时控制信号所控制,于加速试验时前述差动放大器之动作会停止。22.如申请专利范围第1或2项之半导体积体电路,其中,根据前述第一基准电压而供给内部电源电压的前述第一内部电源供给电路,系由前述基准电压比较电路之输出信号所控制,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述第一内部电源供给电路会停止内部电源电压之供给者。23.如申请专利范围第22项所记载的发明之半导体积体电路,其中前述第一内部电源供给电路,系由差动放大器、及内部电源供给用驱动器所构成,前述差动放大器系由前述基准电压比较电路之输出信号所控制,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述差动放大器之动作会停止者。24.如申请专利范围第3或4项之半导体积体电路,其中,根据前述第一基准电压而供给内部基准电压的前述第一内部基准电压产生电路,系由前述基准电压比较电路之输出信号所控制,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述第一内部基准电压产生电路会停止内部基准电压之产生者。25.如申请专利范围第24项之半导体积体电路,其中前述第一内部基准电压产生电路,系由差动放大器、及内部基准电压产生用驱动器所构成,前述差动放大器系由前述基准电压比较电路之输出信号所控制,于加速试验时,当变成前述第二基准电压比前述第一基准电压还高的电压特性之外部电源电压时,前述差动放大器之动作会停止者。图式简单说明:第一图显示本发明第一实施形态之半导体积体电路的方块构成图。第二图显示本发明第一实施形态之半导体积体电路的电压特性图。第三图显示本发明第二实施形态之半导体积体电路的方块构成图。第四图(a)显示本发明第二实施形态之半导体积体电路的外部电源电压对内部基准电压特性的图;第四图(b)显示同外部电源电压对内部电源电压特性的图。第五图显示本发明第一实施形态之半导体积体电路的具体构成图。第六图显示本发明第二实施形态之半导体积体电路的具体构成图。第七图显示本发明第三实施形态的要部电路图。第八图显示本发明第三实施形态之半导体积体电路的电压特性图。第九图显示本发明第四实施形态的要部电路图。第十图显示本发明第四实施形态之半导体积体电路的电压特性图。第十一图显示本发明第五实施形态的要部电路图。第十二图显示本发明第五实施形态之半导体积体电路的电压特性图。第十三图显示本发明第六实施形态的要部电路图。第十四图显示本发明第六实施形态之半导体积体电路的电压特性图。第十五图显示本发明第七实施形态之半导体积体电路的具体构成图。第十六图显示本发明第八实施形态之半导体积体电路的具体构成图。第十七图显示本发明第九实施形态之半导体积体电路的具体构成图。第十八图显示本发明第10实施形态之半导体积体电路的具体构成图。第十九图(a)显示习知半导体积体电路之一构成例的方块图;第十九图(b)显示习知半导体积体电路之另一构成例的方块图;第十九图(c)显示习知半导体积体电路之更另一构成例的方块图。第二十图(a)显示第十九图(a)所示之习知半导体积体电路之一构成例的内部电源电压特性图;第二十图(b)显示第十九图(b)所示之习知半导体积体电路之另一构成例的内部电源电压特性图;第二十图(c)显示第十九图(c)所示之习知半导体积体电路之更一构成例的内部电源电压特性图。第二十一图(a)显示本发明第一实施形态之半导体电路持做内部降压电路的第一基准电压特性图;第二十一图(b)显示本发明第一实施形态之半导体电路做内部降压电路的第二基准电压特性图;第二十一图(c)显示本发明第一实施形态之半导体电路持做内部降压电路的第三基准电压特性图。第二十二图显示内部电源供给电路的构成图。 |
