| 主权项 |
1.一种增加结合电容之记忆体细胞结构,系包含:不同厚度的氧化层区域于一半导体基板表面,较薄的氧化层是隧道氧化层,较厚的氧化层是闸氧化层;控制闸极搀杂区,该控制闸极位于所述半导体基板内,表面是厚度较厚的闸氧化层;源/汲极搀杂区,该源/汲极搀杂区位于所述半导体基板内,表面是厚度较薄的隧道氧化层,所述控制闸极与源/汲极搀杂区之间系由隔离层来隔离;复晶矽层,该复晶矽层位于所述隧道氧化层和闸氧化层表面,系作为浮动闸极;电容介电层;层间介电层;以及金属层,该金属层之一端与所述控制闸极接触,另一端则覆盖于所述电容介电层表面。2.如申请专利范围第1项所述之增加结合电容之记忆体细胞结构,其中所述闸氧化层的厚度系介于120到300埃之间。3.如申请专利范围第1项所述之增加结合电容之记忆体细胞结构,其中所述隧道氧化层的厚度系介于60到120埃之间。4.如申请专利范围第1项所述之增加结合电容之记忆体细胞结构,其中所述控制闸极搀杂区的离子植入剂量系介于5E14至5E16离子/平方公分之间。5.如申请专利范围第1项所述之增加结合电容之记忆体细胞结构,其中所述电容介电层是氧化矽/氮化矽/氧化矽(ONO)复层结构。6.如申请专利范围第1项所述之增加结合电容之记忆体细胞结构,其中所述电容介电层是高温生成的氧化矽(HTO)。7.一种增加结合电容之记忆体细胞结构,系包含:控制闸极搀杂区于一半导体基板内;一闸氧化层于所述控制闸极搀杂区表面;复晶矽层,该复晶矽层位于所述闸氧化层表面,系作为浮动闸极;电容介电层;以及金属层,该金属层之一端与所述控制闸极接触,另一端则覆盖于所述电容介电层表面。8.如申请专利范围第7项所述之增加结合电容之记忆体细胞结构,其中所述闸氧化层的厚度系介于120到300埃之间。9.如申请专利范围第7项所述之增加结合电容之记忆体细胞结构,其中所述控制闸极搀杂区的离子植入剂量系介于5E14至5E16离子/平方公分之间。10.如申请专利范围第7项所述之增加结合电容之记忆体细胞结构,其中所述电容介电层是氧化矽/氮化矽/氧化矽(ONO)复层结构。11.如申请专利范围第7项所述之增加结合电容之记忆体细胞结构,其中所述电容介电层是高温生成的氧化矽(HTO)。12.一种增加结合电容之记忆体细胞的制造方法,系包含下列步骤:(a)在半导体基板表面形成一隔离层;(b)形成控制闸极搀杂区和源/汲极搀杂区于所述半导体基板内,所述控制闸极与源/汲极搀杂区之间系由隔离层来隔离;(c)形成不同厚度的氧化层区域于半导体基板表面,较薄的氧化层是隧道氧化层位于所述源/汲极搀杂区上方,较厚的氧化层是闸氧化层位于所述控制闸极上方;(d)形成并定义出复晶矽浮动闸极于所述隧道氧化层和闸氧化层表面;(e)形成一层间介电层于整个半导体基板表面,并蚀刻所述层间介电层打开第一接触窗;(f)形成一电容介电层于第一接触窗内并覆盖于所述层间介电层表面;(g)蚀刻所述电容介电层和层间介电层,以打开第二接触窗;以及(h)沈积并定义一层金属层于所述第二接触窗和电容介电层表面。13.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述隔离层是场氧化层。14.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述隔离层是浅沟渠隔离(STI)。15.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述闸氧化层的厚度系介于120到300埃之间。16.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述隧道氧化层的厚度系介于60到120埃之间。17.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述控制闸极搀杂区的离子植入剂量系介于5E14至5E16离子/平方公分之间。18.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述电容介电层是氧化矽/氮化矽/氧化矽(ONO)复层结构。19.如申请专利范围第12项所述之增加结合电容之记忆体细胞的制造方法,其中所述电容介电层是高温生成的氧化矽(HTO)。图式简单说明:第一图为本发明实施例形成复晶矽浮动闸极后的剖面图。第二图为本发明实施例形成电容介电层后的剖面图。第三图为本发明实施例增加结合电容之记忆体细胞结构的完成剖面图。 |
