| 主权项 |
1.一种用以产生供数位电路使用之可变时钟输出讯号的装置,包括:输入装置,用以接收一特定频率的时钟讯号作为输入讯号;输出装置,用以输出一与该输入时钟讯号相同的时钟讯号;第一与第二输入控制装置,用以分别接收第一与第二输入控制讯号;以及控制装置,其具有一耦接于该第一输入控制装置与该输入装置的第一输出拉长装置,其用以响应于出现于该第一输入控制装置的讯号而输出一时钟讯号,该时钟讯号被拉长输入时钟讯号之一个周期的时间;以及耦接于该第二输入控制装置与该输入装置的第二输出拉长装置,其用以响应于出现于该第二输入控制装置的讯号而输出一时钟讯号,该时钟讯号被拉长输入时钟讯号之半个周期的时间。2.如申请专利范围第1项所述之装置,其中该第一输出拉长装置包括:用以输出一讯号的延迟装置,在该输出讯号中,输出讯号之两连续脉冲之间的时间被延长等于该输入时钟讯号之一个周期的一段时间。3.如申请专利范围第1项所述之装置,其中该第二输出拉长装置包括:用以产生一由输入时钟讯号延迟而得之时钟讯号的装置,因而使得输出讯号之两连续脉冲之间的时间被延长等于该输入时钟讯号之二分之一个周期的一段时间。4.如申请专利范围第2项所述之装置,其中该延迟装置包括:用以防止一脉冲从该输入时钟讯号通过至该输出时钟讯号的装置。5.如申请专利范围第3项所述之装置,其中该延迟装置包括用以将该输入讯号予以反相的装置。图式简单说明:第一图系摘自美国专利第五○四五七一五号之一个电路的电路图。第二图系针对第一图之该电路的时序图。第三图系依据本创作构成一电路的一个实施之电路图。第四图示出一组时序图,其中绘示由第三图之该电路针对一个二分之一个周期脉冲拉长状况所产生的各种信号之相对时序。第五图示出另一组时序图,其中绘示由第三图之该电路针对一个四分之一个周期脉冲拉长状况所产生的各种信号之相对时序。 |
