| 主权项 |
1.一种积体电路中形成CMOS双井(Twin Wells)结构的方法,系包括:(a)提供一半导体基板,在所述半导体基板上陆续形成一层垫氧化(Pad Oxide)层及一层氮化矽(Si3N4)层;(b)使用光罩(Photo Mask),在所述氮化矽层上定义出第一井区(first type well)的光阻图案,并进行蚀刻去除未被光阻覆盖的氮化矽层;(c)进行离子布植(Ion Implantation),在未被氮化矽覆盖的所述基板上,形成第一井区;(d)去除光阻后,形成一层填充氧化层(Filled Oxide),以填满所述氮化矽层于表面所形成之渠沟(Trench);(e)进行表面平坦化处理,利用化学机械研磨法(Chemical Mechanical Polishing; CMP),使所述氮化矽层完全裸露,而不被所述填充氧化层覆盖;(f)移除氮化矽层后,进行离子布植,在未被所述填充氧化层覆盖的所述基板上,形成第二井区(secondtype well);(g)移除所述垫氧化层及所述填充氧化层。2.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述第一井区为p井,则第二井区为n井。3.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述第一井区为n井,则第二井区为p井。4.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述垫氧化层系二氧化矽(SiO2)。5.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述垫氧化层的厚度系介于200埃到400埃之间。6.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述氮化矽层的厚度系介于4000埃到6000埃之间。7.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述(b)步骤中之蚀刻,系采用电浆蚀刻法(Plasma Etching)。8.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述离子布植若为p井区之离子布植,所采用的离子可为硼(B)或二氟化硼(BF2)。9.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述离子布植若为p井区之离子布植,所使用的离子布植的剂量(dosage)系介于1E13cm-2到2E13cm-2之间。10.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述离子布植若为p井区之离子布植,所使用的离子布植的能量系介于150KeV到180KeV之间。11.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述离子布植若为n井区之离子布植,所采用的离子可为磷(P)。12.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述离子布植若为n井区之离子布植,所使用的离子布植的剂量(dosage)系介于1E13cm-2到2E13cm-2之间。13.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述离子布植若为n井区之离子布植,所使用的离子布植的能量系介于400KeV到480KeV之间。14.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述填充氧化层系二氧化矽(SiO2)。15.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述填充氧化层的厚度系介于6000埃到8000埃之间。16.如申请专利范围第1项所述积体电路中形成CMOS双井结构的方法,其中所述(f)步骤之移除氮化矽层,系采用湿蚀刻法(Wet Etching)。17.如申请专利范围第16项所述积体电路中形成CMOS双井结构的方法,其中移除氮化矽层的湿蚀刻法,可采用磷酸(H3PO4)溶液。图式简单说明:第一图是本发明实施例中,半导体基板形成垫氧化层、氮化矽层及光阻图案之剖面示意图。第二图是本发明实施例中,乾蚀刻氮化矽层后,以离子植入形成p井之剖面示意图。第三图是本发明实施例中,形成氧化层之剖面示意图。第四图是本发明实施例中,进行CMP后之剖面示意图。第五图是本发明实施例中,湿蚀刻氮化矽层后,以离子植入形成n井之剖面示意图。 |
