| 摘要 |
一种可变资料长度之记忆体装置,具有储存n位元资料码的记忆体区块,连接于记忆体区块及n位元资料汇流排间的n位元输出暂存器,及根据控制信号,其表示供应至逻辑单元的(2m×n)位元资料码,将内部时脉信号频率放大至系统时脉2m倍的频率乘法器。虽然记忆体区块及逻辑单元系同步于系统时脉地传送n位元资料码及(2m×n)位元资料码,输出暂存器及记忆体区块间的资料传送仍由内部时脉信号控制,藉以将(2m×n)位元资料码转换至n位元资料码或资料码。 |
| 主权项 |
1.一种记忆体装置,包括:复数记忆体区块,分别具有可定址记忆体细胞阵列及分别连接该些可定址记忆体细胞阵列之资料缓冲器,用以暂存第一资料片段;一暂时资料储存装置,连接于该些资料缓冲器及一外接装置间,用以处理一第二资料片段;以及一控制装置,决定该第二资料片段之成分位元与每个资料缓冲器中第二资料片段之成分位元的比値,并选择性地致能该皆记忆体区块以储存该第二资料片段为至少一第一资料片段,及根据该比値改变该暂时资料储存装置及至少一资料缓冲器之资料传送率。2.如申请专利范围第1项所述的记忆体装置,其中,该外接装置及该些记忆体区块系同步操作于一第一频率之系统时脉,该暂时资料储存装置系操作一内部时脉信号,而该控制装置则调整该内部时脉信号至一第二频率,其相当于该第一频率及该比値的乘积。3.如申请专利范围第1项所述的记忆体装置,其中,该第二料片段之成分位元表示为2mN其中,N系各第一资料片段的成分位元数目,2m系该些记忆体区块的数目,而该外接装置则利用m位元控制信号将该第二资料片段之成分位元数目告知该控制装置。4.如申请专利范围第3项所述的记忆体装置,其中,该控制装置具有一频率乘法器,根据该m位元控制信号产生一内部时脉信号,其频率相当于一系统时脉的频率及该比値的乘积;该些记忆体区块及该外接装置系根据该系统时脉传送该些第一资料片段及该第二资料片段,而该控制装置则控制该暂时资料储存装置及同步于该内部时脉信号之各资料缓冲器间的资料传送。5.如申请专利范围第4项所述的记忆体装置,其中,该些记忆体区块、该暂时资料储存装置及该控制装置系积集于一半导体晶片上。6.如申请专利范围第5项所述的记忆体装置,其中,该外接装置更积集于该半导体晶片上。图式简单说明:第一图系习知日本公开8-77065中可变资料长度记忆体系统的方块图;第二图系习知日本公开63-188250中可变资料长度记忆体系统的方块图;第三图系本发明可变资料长度半导体记忆体装置的示意图;第四图系本发明可变资料长度半导体记忆体装置中位址信号的格式示意图;第五图系本发明可变资料长度半导体记忆体装置中资料输出单元的电路结构图;第六图系本发明具有8位元逻辑单元的可变资料长度半导体记忆体装置的方块图;第七图系本发明可变资料长度半导体记忆体装置中位址信号的示意图;及第八图系本发明半导体晶片上可变资料长度记忆体装置及逻辑单元的方块图。 |
