| 主权项 |
1.一种半导体积体电路装置,其特征为: 系具备一种延迟电路的半导体积体电路装置,该延 迟电路系具有: 接受从第1输入讯号开始直到依序延迟的第M(M=2.3.4 .…)输入讯号为止的M条讯号线,及 从对应于上述第1输入讯号的第1逻辑闸电路群开 始直到对应于上述第M输入讯号的第M逻辑闸电路 群为止的M个逻辑闸电路群的延迟电路; 各逻辑闸电路群具有从第1逻辑闸电路开始直到第 N(N=3.4.5.…)逻辑闸电路为止的N个逻辑闸电路,上述 逻辑闸电路分别具有第1输入端子、第2输入端子 以及输出端子, 于上述逻辑闸电路的第1输入端子与第2输入端子 之间分别设有耦合元件, 于各逻辑闸电路群,从上述第1逻辑闸电路开始直 到第N逻辑闸电路为止透过上述输出端子与上述第 1输入端子被纵向连续连接, 上述M条讯号线分别被连接至对应的逻辑闸电路群 的第1逻辑闸电路的第1输入端子, 从上述第1逻辑闸电路群开始于第M-1逻辑闸电路群 之每一个,第L(L=1.2.3.…)逻辑闸电路的第1输入端子 ,被连接至下一个逻辑闸电路群的第L逻辑闸电路 的第2输入端子, 上述第M逻辑闸电路群的指定逻辑闸电路的第1输 入端子系被连接于上述第1逻辑闸电路群的指定逻 辑闸电路的第2输入端子, 从复数之上述第N逻辑闸电路的上述输出端子获得 依序延迟的输出讯号的上述延迟电路的半导体积 体电路装置。2.如申请专利范围第1项之半导体积 体电路装置,其中,上述耦合元件系含有电容元件 者。3.如申请专利范围第1项之半导体积体电路装 置,其中,上述耦合元件系含有电阻元件者。4.如申 请专利范围第1项之半导体积体电路装置,其中,上 述逻辑闸电路系NAND闸电路。5.如申请专利范围第4 项之半导体积体电路装置,其中,上述耦合元件系 含有电容元件者。6.如申请专利范围第1项之半导 体积体电路装置,其中,上述逻辑闸电路系NOR闸电 路。7.如申请专利范围第1项之半导体积体电路装 置,其中,上述逻辑闸电路系由第1反相器(inverter)电 路与第2反相器电路所构成,上述第1反相器电路的 输出端子与上述第2反相器电路的输出端子系被共 通连接的。8.如申请专利范围第1项之半导体积体 电路装置,其中,上述第M逻辑闸电路群的第L(L=1.2.3. …)逻辑闸电路的第1输入端子系被连接于上述第1 逻辑闸电路群的第L+2逻辑闸电路的第2输入端子。 9.如申请专利范围第8项之半导体积体电路装置,其 中,以各逻辑闸电路群的第L逻辑闸电路所构成的 第1电路列与以第L+2逻辑闸电路所构成的第2电路 列,系沿着半导体基板上的一条直线,而且,是以第M 逻辑闸电路群的第L逻辑闸电路与第1逻辑闸电路 群的第L+2逻辑闸电路邻接的方式被配置, 以各逻辑闸电路群的第L+1逻辑闸电路群所构成的 第3电路列,其前半部与后半部系分别沿着上述第1 电路列的后半部与上述第2电路列的前半部而被配 置的。10.一种半导体积体电路装置,其特征为: 系具备一种延迟电路的半导体积体电路装置,该延 迟电路系具有: 形成从第1输入时脉讯号开始直到依序延迟的第M(M =2.3.4.…)输入时脉讯号为止的输入电路,及 从对应于上述第1输入时脉讯号的第1逻辑闸电路 群开始直到对应于上述第M输入时脉讯号的第M逻 辑闸电路群为止的M个逻辑闸电路群,也从自第1输 入时脉讯号开始直到第M输入时脉讯号为止的各延 迟量,获得以均等的延迟量依序延迟的复数输出时 脉讯号的延迟电路; 各逻辑闸电路群具有从第1逻辑闸电路开始直到第 N(N=3.4.5.…)逻辑闸电路为止的N个逻辑闸电路,上述 逻辑闸电路分别具有第1输入端子、第2输入端子 以及输出端子, 于各逻辑闸电路群,从上述第1逻辑闸电路开始直 到第N逻辑闸电路为止透过上述输出端子与上述第 1输入端子被纵向连续连接, 从上述第1输入时脉讯号开始第M输入时脉讯号分 别被连接于对应的逻辑闸电路群的第1逻辑闸电路 的第1输入端子, 从上述第1逻辑闸电路群开始于第M-1逻辑闸电路群 之每一个,第L(L=1.2.3.…)逻辑闸电路的第1输入端子 ,被连接至下一个逻辑闸电路群的第L逻辑闸电路 的第2输入端子, 上述第M逻辑闸电路群的指定逻辑闸电路的第1输 入端子系被连接于上述第1逻辑闸电路群的指定逻 辑闸电路的第2输入端子, 从复数之上述第N逻辑闸电路的上述输出端子获得 上述复数输出时脉讯号的上述延迟电路的半导体 积体电路装置。11.如申请专利范围第10项之半导 体积体电路装置,其中,上述输入电路,具备接受基 准时脉讯号形成从上述第1输入时脉讯号开始直到 依序延迟的第M(M=2.3.4.…)输入时脉讯号为止的复 数单位电路,分别被包含于前述复数单位电路的电 路元件的特性依序不同。12.如申请专利范围第11 项之半导体积体电路装置,其中,从上述第1输入时 脉讯号开始依序延迟的第M输入时脉讯号,系被形 成于上述基准时脉讯号的1个周期内。13.一种半导 体积体电路装置,其特征为具有: 具备接受基准时脉讯号形成从第1输入时脉讯号开 始直到依序延迟的第M(M=2.3.4.…)输入时脉讯号为 止的复数单位电路,对应于分别被包含于前述复数 单位电路的电路元件的特性依序不同的情形,于上 述基准时脉讯号的1个周期内形成从上述第1输入 时脉讯号开始直到第M输入时脉讯号为止的第1电 路,及 接受从上述第1输入时脉讯号开始直到上述第M时 脉讯号为止,也从自上述第1输入时脉讯号开始直 到第M输入时脉讯号为止的各延迟量获得以均等的 延迟量依序延迟的复数输出时脉讯号的第2电路; 上述第2电路,系具备对应于M行N列(N=3.4.…)的复数 逻辑闸电路,以使讯号被传达于前述复数逻辑闸电 路的行方向与列方向的方式被配线的延迟电路。 14.如申请专利范围第13项之半导体积体电路装置, 其中, 上述第2电路系具有从对应于上述第1输入时脉讯 号的第1逻辑闸电路群开始直到对应于上述第M输 入时脉讯号的第M逻辑闸电路群为止的M个逻辑闸 电路群, 各逻辑闸电路群系具有从第1逻辑闸电路开始直到 第N(N=3.4.5.…)逻辑闸电路为止的N个逻辑闸电路,上 述逻辑闸电路分别具有第1输入端子、第2输入端 子以及输出端子, 于各逻辑闸电路群,从上述第1逻辑闸电路开始直 到第N逻辑闸电路为止透过上述输出端子与上述第 1输入端子被纵向连续连接, 从上述第1输入时脉讯号开始第M输入时脉讯号分 别被连接于对应的逻辑闸电路群的第1逻辑闸电路 的第1输入端子, 从上述第1逻辑闸电路群开始于第M-1逻辑闸电路群 之每一个,第L(L=1.2.3.…)逻辑闸电路的第1输入端子 ,被连接至下一个逻辑闸电路群的第L逻辑闸电路 的第2输入端子, 上述第M逻辑闸电路群的指定逻辑闸电路的第1输 入端子系被连接于上述第1逻辑闸电路群的指定逻 辑闸电路的第2输入端子, 从复数之上述第N逻辑闸电路的上述输出端子获得 上述复数输出时脉讯号的半导体积体电路装置。 15.一种半导体积体电路装置,其特征为:具有延迟 电路,该延迟电路系 具备:复数个使被输入至第1与第2输入端子的2个输 入讯号耦合的阻抗元件被设于上述第1与第2输入 端子间,因应被供给于上述第1与第2输入端子的输 入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状的延迟电路 , 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号,于上述逻辑闸电路手段KL的第2输入端子在 第1讯号传达方向呈前1个之第K-1个,在第2传达方向 呈相同的第L段的被供给至逻辑闸电路之第1输入 端子的输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,通过 构成缓冲器电路的输入电路被供给时脉讯号,于第 1讯号传达方向被供给至从第2个直到最后一个为 止的各逻辑闸电路的第1输入端子的上述输入时脉 讯号,系藉由构成上述缓冲器电路的输入电路于上 述第1讯号传达方向依序被延迟者, 于上述第2讯号传达方向系至少第复数段,从在第1 讯号传达方向被配列的复数逻辑闸电路的输出端 子获得输出讯号之上述延迟电路。16.如申请专利 范围第15项之半导体积体电路装置,其中,上述阻抗 元件系由电容元件所构成。17.如申请专利范围第 15项之半导体积体电路装置,其中,上述阻抗元件系 由电阻元件所构成。18.如申请专利范围第15项之 半导体积体电路装置,其中,上述逻辑闸电路系NAND 闸电路。19.如申请专利范围第15项之半导体积体 电路装置,其中,上述逻辑闸电路系NOR闸电路。20. 如申请专利范围第15项之半导体积体电路装置,其 中,上述逻辑闸电路系共通连接2个反相器电路的 输出端子者。21.如申请专利范围第1项之半导体积 体电路装置,其中,于上述第1讯号传达方向呈最终 段,于第2讯号传达方向第1段逻辑闸电路的第1输入 端子的输入讯号,系被供给至于第1讯号传达方向 系第1个,于第2讯号传达方向系第3段之逻辑闸电路 的第2输入端子者,在于第1讯号传达方向系第1个而 于第2讯号传达方向的第2段逻辑闸电路的第1与第2 输入端子,被共通供给于第1及第2讯号传达方向为 第1个逻辑闸电路的输出讯号。22.如申请专利范围 第15项之半导体积体电路装置,其中,于上述第2讯 号传达方向系第N段之被设于上述第1讯号传达方 向的第1逻辑闸电路列,与于上述第2讯号传达方向 系第N+2段之被设于上述第1讯号传达方向的第2逻 辑闸电路列,系沿着某条直线,而且邻接上述第1逻 辑闸电路列的最终段与上述第2逻辑闸电路列的第 l段而被配置于半导体基板上, 于上述第2讯号传达方向之第N+1段的被设于上述第 1讯号传达方向的第3逻辑闸电路列其前半部与后 半部,分别邻接上述第1逻辑闸电路列的后半部与 上述第2逻辑闸电路列的前半部而被配置于上述半 导体基板上。23.一种半导体积体电路装置,其特征 为具备震荡电路,该震荡电路系: 具备复数之使被输入至第1与第2输入端子的2个输 入讯号耦合的阻抗元件被设于上述第1与第2输入 端子间,因应被供给至上述第1与第2输入端子的输 入讯号形成输出讯号的逻辑闸电路,可以呈格子状 被配置于第1讯号传达方向与第2讯号传达方向的 震荡电路, 于上述第2讯号传达方向,第1输入端子与输出端子 被连接为环状, 于在第1讯号传达方向为第1个,在第2讯号传达方向 为第L个的逻辑闸电路的第2输入端子,系在第1讯号 传达方向为最终段的逻辑闸电路,被供给与被供给 至第1输入端子的输入讯号具同相关系的输入讯号 , 从被配列于上述第1讯号传达方向的复数逻辑闸电 路的输出端子获得输出讯号的震荡电路。24.如申 请专利范围第23项之半导体积体电路装置,其中,于 上述第2讯号传达方向系第N段而被设于上述第1讯 号传达方向的第1逻辑闸电路列,及于上述第2讯号 传达方向系第N+2段之被设于上述第1讯号传达方向 的第2逻辑闸电路列,系沿着某条直线上,而且邻接 上述第1逻辑闸电路列的最终段与上述第2逻辑闸 电路列的第1段而被配置于半导体基板上, 于上述第2讯号传达方向系第N+1段而被设于上述第 1讯号传达方向的第3逻辑闸电路列其前半部与后 半部分别邻接上述第1逻辑闸电路列的后半部与上 述第2逻辑闸电路列的前半部而被配置于半导体基 板上。25.一种半导体积体电路装置,其特征为:具 有延迟电路,该延迟电路系 具备:复数个使被输入至第1与第2输入端子的2个输 入讯号耦合的阻抗元件被设于上述第1与第2输入 端子间,因应被供给于上述第1与第2输入端子的输 入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状的延迟电路 , 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号,于上述逻辑闸电路手段KL的第2输入端子在 第1讯号传达方向呈前1个之第K-1个,在第2传达方向 呈相同的第L段的被供给至逻辑闸电路之第1输入 端子的输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,通过 构成缓冲器电路的输入电路被供给时脉讯号,于第 1讯号传达方向被供给至从第2个直到最后一个为 止的各逻辑闸电路的第1输入端子的上述输入时脉 讯号,系藉由构成上述缓冲器电路的输入电路于上 述第1讯号传达方向依序被延迟者, 具备:于上述第2讯号传达方向系至少第复数段,从 在第1讯号传达方向被配列的复数逻辑闸电路的输 出端子获得输出讯号之上述延迟电路,及 选择上述复数输出讯号之一的多路转换器( multiplexer),及 被输入至上述延迟电路的时脉讯号,及透过上述多 路转换器被输出的时脉讯号进行相位比较的相位 比较器,及 接受上述相位比较器的输出讯号,使形成上述多路 转换器的控制讯号透过上述多路转换器被输出的 时脉讯号与被输入至上述延迟电路的时脉讯号同 步的控制电路。26.如申请专利范围第25项之半导 体积体电路装置,其中,上述控制电路,系包含上下 行计数电路,对应上述相位比较器的输出而进行+1 或是-1的计数动作,将其计数结果解码而形成上述 多路转换器的控制讯号。27.一种半导体积体电路 装置,其特征为:具备 于复数字(word)线与复数位元线的交点被矩阵配置 而呈的记忆体阵列,及选择相关的记忆体阵列的记 忆体细胞的位址选择电路,及使发出对应于被从外 部端子供给的时脉讯号的内部时脉讯号的时脉产 生电路,及与上述内部时脉讯号同步将从上述记忆 体细胞读出的讯号输出之输出入电路, 上述时脉产生电路系具备:复数个使被输入至第1 与第2输入端子的2个输入讯号耦合的阻抗元件被 设于上述第1与第2输入端子间,因应被供给于上述 第1与第2输入端子的输入讯号形成输出讯号的逻 辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状的延迟电路 , 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号,于上述逻辑闸电路手段KL的第2输入端子在 第1讯号传达方向呈前1个之第K-1个,在第2传达方向 呈相同的第L段的被供给至逻辑闸电路之第1输入 端子的输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,通过 构成缓冲器电路的输入电路被供给时脉讯号,于第 1讯号传达方向被供给至从第2个直到最后一个为 止的各逻辑闸电路的第1输入端子的上述输入时脉 讯号,系藉由构成上述缓冲器电路的输入电路于上 述第1讯号传达方向依序被延迟者, 由在上述第2讯号传达方向系至少第复数段,从在 第l讯号传达方向被配列的复数逻辑闸电路的输出 端子获得输出讯号之上述延迟电路,及 选择上述复数输出讯号之一的多路转换器,及 控制上述延迟电路使输出上述内部时脉讯号的控 制电路等所构成。28.如申请专利范围第27项之半 导体积体电路装置,其中,上述控制电路,系包含计 数电路,使对于上述被输入的时脉讯号在被指定的 时脉数计数后产生选择上述延迟电路的复数输出 讯号之中的一个之控制讯号者。29.一种半导体记 忆体系统,其特征为:具备复数个 于复数字线与复数位元线的交点记忆体细胞被矩 阵配置而成的记忆体阵列,及选择相关的记忆体阵 列的记忆体细胞的位址选择电路,及使发出对应于 被从外部端子供给的时脉讯号的内部时脉讯号的 时脉产生电路,及与上述内部时脉讯号同步将从上 述记忆体细胞读出的讯号输出之输出入电路等而 成的半导体记忆装置, 被搭载于上述各半导体记忆装置的时脉产生电路, 系具备:复数个使被输入至第1与第2输入端子的2个 输入讯号耦合的阻抗元件被设于上述第1与第2输 入端子间,因应被供给于上述第1与第2输入端子的 输入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状的延迟电路 , 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号,于上述逻辑闸电路手段KL的第2输入端子在 第1讯号传达方向呈前1个之第K-1个,在第2传达方向 呈相同的第L段的被供给至逻辑闸电路之第1输入 端子的输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,通过 构成缓冲器电路的输入电路被供给时脉讯号,于第 1讯号传达方向被供给至从第2个直到最后一个为 止的各逻辑闸电路的第1输入端子的上述输入时脉 讯号,系藉由构成上述缓冲器电路的输入电路于上 述第1讯号传达方向依序被延迟者, 由在上述第2讯号传达方向系至少第复数段,从在 第1讯号传达方向被配列的复数逻辑闸电路的输出 端子获得输出讯号之上述延迟电路,及 选择上述复数输出讯号之一的多路转换器,及 控制上述延迟电路使输出上述内部时脉讯号的控 制电路等所构成者, 对于上述复数之半导体记忆装置共通被设置的,具 备对于上述各半导体记忆装置供给上述时脉讯号 的记忆体控制电路,以调整各半导体记忆装置与前 述记忆体控制电路之间的讯号传达延迟时间的方 式使各半导体记忆装置的上述时脉产生电路被控 制的半导体记忆体系统。30.一种半导体记忆体系 统,其特征为:具备复数个 具备于复数字线与复数位元线的交点记忆体细胞 被矩阵配置而成的记忆体阵列,及选择相关的记忆 体阵列的记忆体细胞的位址选择电路,依照由外部 端子被供给时脉讯号而进行资料的输出输入之复 数半导体记忆装置,及 被共通设于上述复数个半导体记忆装置,接受共通 时脉讯号使产生上述时脉讯号的时脉产生电路而 成之半导体记忆体模组, 被搭载于上述各记忆体模组的时脉产生电路, 系具备:复数个使被输入至第1与第2输入端子的2个 输入讯号耦合的阻抗元件被设于上述第1与第2输 入端子间,因应被供给于上述第1与第2输入端子的 输入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状的延迟电路 , 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号,于上述逻辑闸电路手段KL的第2输入端子在 第1讯号传达方向呈前1个之第K-1个,在第2传达方向 呈相同的第L段的被供给至逻辑闸电路之第1输入 端子的输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 具更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,通过 构成缓冲器电路的输入电路被供给时脉讯号,于第 1讯号传达方向被供给至从第2个直到最后一个为 止的各逻辑闸电路的第1输入端子的上述输入时脉 讯号,系藉由构成上述缓冲器电路的输入电路于上 述第1讯号传达方向依序被延迟者, 由在上述第2讯号传达方向系至少第复数段,从在 第1讯号传达方向被配列的复数逻辑闸电路的输出 端子获得输出讯号之上述延迟电路,及 选择上述复数输出讯号之一的多路转换器,及 控制上述延迟电路使输出上述内部时脉讯号的控 制电路等所构成者, 对于上述复数之半导体记忆模组共通被设置的,具 备对于上述各半导体记忆模组供给上述共通时脉 讯号的记忆体控制电路,以调整各半导体记忆模组 与前述记忆体控制电路之间的讯号传达延迟时间 的方式使各半导体记忆模组的上述时脉产生电路 被控制的半导体记忆体系统。31.一种时脉同步电 路,系具备: 接收来自基本时脉讯号被延迟的第1时脉讯号,具 有第1时间分解能之使上述第1时脉讯号传播的第1 延迟电路,及 比较对应于上述第1延迟电路的上述时间分解能的 各但延迟讯号的端缘,与上述基本时脉讯号的第1 时脉端缘,检测出两端缘之时间上的一致之第1端 缘检测电路,及 选择对应于藉由上述第1端缘检测电路的检测讯号 而被控制的上述第1延迟电路的延迟段的延迟讯号 之第1多路转换器,及 接收透过上述第1多路转换器而获得的第2时脉讯 号,使传播具有较上述第1时间分解能更高精度的 第2分解能的上述第2时脉讯号的第2延迟电路,及 比较对应于上述第2延迟电路的上述时间分解能的 各段的延迟讯号的端缘,与上述基本时脉讯号的第 2时脉端缘,检测出两端缘之时间上的一致之第2端 缘检测电路,及 选择对应于藉由上述第2端缘检测电路的检测讯号 而被控制的上述第2延迟电路的延迟段的延迟讯号 的第2多路转换器, 基于透过上述第2多路转换器而获得的第3时脉讯 号,形成上述基本时脉讯号或者对应于上述基本时 脉讯号的讯号与被同步化的内部时脉讯号而成的 时脉同步电路,其特征为: 上述第2延迟电路, 系具备:复数个使被输入至第1与第2输入端子的2个 输入讯号耦合的阻抗元件被设于上述第1与第2输 入端子间,因应被供给于上述第1与第2输入端子的 输入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状, 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号, 于上述逻辑闸电路手段KL的第2输入端子在第1讯号 传达方向呈前1个之第K-1个,在第2传达方向呈相同 的第L段的被供给至逻辑闸电路之第1输入端子的 输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,被供 给对应于上述第2时脉讯号的时脉讯号,于第1讯号 传达方向被供给至从第2个直到最后一个为止的各 逻辑闸电路的第1输入端子的上述输入时脉讯号, 于上述第1讯号传达方向依序被延迟者, 具有在上述第2讯号传达方向系至少第复数段,从 在第1讯号传达方向被配列的复数逻辑闸电路的输 出端子获得输出讯号之上述第2延迟电路。32.如申 请专利范围第31项之时脉同步电路,其中,进而含有 与上述第1延迟电路同样的电路构成之第3.第4延迟 电路,及 对应上述第4延迟电路而设的第3多路转换器,及 与上述第2延迟电路同样的电路构成之第5延迟电 路; 上述第1多路转换器,系藉由上述第1端缘检测电路 的检测讯号而选择上述第3延迟电路的各段的延迟 讯号者, 上述第3多路转换器,系藉由上述第1端缘检测电路 的检测讯号而选择上述第4延迟电路的各段的延迟 讯号者, 于上述第2延迟电路的输入,被供给上述第1多路转 换器的输出讯号,形成被供给至上述第2端缘检测 电路的延迟讯号者, 上述第2多转换器,系藉由上述第2端缘检测电路的 检测讯号而选上述第5延迟电路的各段的延迟讯号 者。33.如申请专利范围第31或32项之时脉同步电路 ,其中,构成上述第2延迟电路的延迟电路,于上述第 1讯号传达方向呈最终段,于第2讯号传达方向呈第1 段的逻辑闸电路的第1输入端子的第1输入讯号,于 第1讯号传达方向系第1个,于第2讯号传达方向被供 给至第3段逻辑闸电路的第2输入端子者,于第1讯号 传达方向系第1个于第2讯号传达方向的第2段逻辑 闸电路的第1与第2输入端子,于第1及第2讯号传达 方向共通被供给第1个逻辑闸电路的输出讯号者。 34.如申请专利范围第32或33项之时脉同步电路,其 中,上述第1.第3及第4延迟电路,系纵列连接CMOS反相 器电路而被构成者。35.如申请专利范围第32.33或34 项之时脉同步电路,其中,于上述第3延迟电路的输 入,通过第1伪(dummy)延迟电路被供给输入讯号, 上述第1伪延迟电路的输出讯号通过以使从上述第 2延迟电路被输出的延迟讯号成为指定段数以后的 方式设定而进行时间调整的第2伪延迟电路被供给 至上述第1延迟电路的输入者。36.如申请专利范围 第32.33.34或35项之时脉同步电路,其中,上述第1与第 2端缘检测电路分别于输出部具有闩锁电路,藉由 指定的控制讯号而呈间歇动作状态,同时在非动作 状态使输出被保持于上述闩锁电路的检测讯号。 37.如申请专利范围第31.32.33.34.35或36项之时脉同步 电路,其中,上述基本时脉讯号系通过接受由外部 端子所供给的外部时脉讯号的输入缓冲器电路而 被输入者, 通过上述第2多路转换器的输出讯号,系通过输出 段驱动器被输出者,上述外部时脉讯号与上述输出 段驱动器的输出讯号被同步化者。38.如申请专利 范围第36或37项之时脉同步电路,其中,上述指定的 控制讯号,系藉由计时器电路而以一定的周期使其 产生者。39.一种时脉同步电路,其系具备: 接受被从外部端子供给的时脉讯号的输入缓冲器 电路,及 使通过上述输入缓冲器的时脉讯号延迟对应于上 述输入缓冲器与输出段驱动器的延迟时间的延迟 时间的第1延迟电路,及 选择传递上述第1延迟电路的输出讯号或是上述输 入缓冲器的输出讯号的开关电路,及 通过上述开关电路使输入讯号延迟的第2延迟电路 ,及 比较上述第2延迟电路的各段延迟讯号,与通过上 述输入缓冲器被输入的时脉讯号之延迟了1个时脉 的时脉端缘,检测出两端缘在时间上的一致,具备 保持其检测结果的闩锁功能,藉由该检测结果使输 出上述各段的延迟讯号的选择电路; 将上述开关电路连接于上述第1延迟电路侧藉由上 述端缘检测电路形成检测讯号, 将上述开关电路切换至上述输入缓冲器电路侧,藉 由被保持于上述闩锁功能的检测结果使上述第2延 迟电路的延迟讯号通过上述输出段驱动器而输出 的时脉同步电路,其特征为: 上述第2延迟电路 系具备:复数个使被输入至第1与第2输入端子的2个 输入讯号耦合的阻抗元件被设于上述第1与第2输 入端子间,因应被供给于上述第1与第2输入端子的 输入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸手段系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状, 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号, 于上述逻辑闸电路手段KL的第2输入端子在第1讯号 传达方向呈前1个之第K-1个,在第2传达方向呈相同 的第L段的被供给至逻辑闸电路之第1输入端子的 输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向呈第1个的逻辑闸电路之第1与第2输入端子,被供 给对应于通过上述开关电路的输入讯号的时脉讯 号,于第1讯号传达方向被供给至从第2个直到最后 一个为止的各逻辑闸电路的第1输入端子的上述输 入时脉讯号,于上述第1讯号传达方向依序被延迟 者, 在上述第2讯号传达方向系至少第复数段,从在第1 讯号传达方向被配别的复数逻辑闸电路的输出端 子获得输出讯号。40.一种时脉同步电路,其系具备 : 接受被从外部端子供给的时脉讯号的输入缓冲器 电路,及 使通过上述输入缓冲器的时脉讯号延迟对应于上 述输入缓冲器与输出段驱动器的延迟时间的延迟 时间的第1延迟电路,及 接受上述第1延迟电路的输出讯号使其延迟的2个 延迟电路,及 比较上述第2延迟电路的各段延迟讯号,与通过上 述输入缓冲器被输入的时脉讯号之延迟了1个时脉 的时脉端缘,检测出两端缘在时间上的一致的端缘 检测电路,及 通过上述输入缓冲器接受时脉讯号使其延迟的3个 延迟电路,及 藉由上述端缘检测电路的检测结果而将上述3个延 迟电路的延迟讯号通过输出段驱动器而输出的时 脉同步电路,其特征为: 上述第2及第3延迟电路分别 系具备:复数个使被输入至第1与第2输入端子的2个 输入讯号耦合的阻抗元件被设于上述第1与第2输 入端子间,因应被供给于上述第1与第2输入端子的 输入讯号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状, 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号, 于上述逻辑闸电路手段KL的第2输入端子在第1讯号 传达方向呈前1个之第K-1个,在第2传达方向呈相同 的第L段的被供给至逻辑闸电路之第1输入端子的 输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向被供给至从第1个的直到最后一个为止的各逻辑 闸电路的第1输入端子的时脉讯号,于上述第1讯号 传达方向依序被延迟者, 在上述第2讯号传达方向系至少第复数段,从在第1 讯号传达方向被配别的复数逻辑闸电路的输出端 子获得输出讯号。41.一种半导体积体电路装置,其 特征为:具备 于复数字(word)线与复数位元线的交点被矩阵配置 而呈的记忆体阵列,及 选择上述记忆体阵列的记忆体细胞的位址选择电 路,及使发出对应于被从外部端子供给的外部时脉 讯号的内部时脉讯号的时脉同步电路,及 依照在上述时脉同步讯号所被产生的内部时脉讯 号使输出上述记忆体细胞的读出讯号的输出电路, 上述时脉同步电路系具备: 从对应于上述外部时脉讯号的基本时脉讯号接受 被延迟的第1时脉讯号,使传播具有第1时间分解能 的上述第1时脉讯号的第1延迟电路,及 比较对应于上述第1延迟电路的上述时间分解能的 各段延迟讯号的端缘,与上述基本时脉讯号的第1 时脉端缘,检测出两端缘的时间上的一致之第1端 缘检测电路,及 藉由上述第1端缘检测电路的检测讯号而被控制, 选择上述第1延迟电路的对应的延迟段的延迟讯号 之第1多路转换器,及 接受通过上述第1多路转换器获得的第2时脉讯号 使传播具有较上述第1时间分解能更高精度的时间 分解能的上述第2时脉讯号的第2延迟电路,及 比较对应于上述第2延迟电路的上述时间分解能的 各段的延迟讯号的端缘,与上述基本时脉讯号的第 2时脉端缘检测出两端缘的时间上的一致之第2时 脉检测电路,及 由上述第2时脉检测电路的检测讯号所控制选择上 述第2延迟电路的对应的延迟段的延迟讯号的第2 多路转换器; 形成基于通过上述第2多路转换器获得的第3时脉 讯号而被与上述外部时脉讯号同步化的上述内部 时脉讯号之时脉同步电路, 上述第2延迟电路系具备: 复数个使被输入至第1与第2输入端子的2个输入讯 号耦合的阻抗元件被设于上述第1与第2输入端子 间,因应被供给于上述第1与第2输入端子的输入讯 号形成输出讯号的逻辑闸电路, 上述复数个逻辑闸电路系可以于第1讯号传达方向 与第2讯号传达方向上被配置为格子状, 于第1讯号传达方向呈第1个以外的第K个,于第2讯 号传达方向被配置于第L段的逻辑闸电路手段KL的 上述第1输入端子上于第1讯号传达方向呈相同的 第K个,于第2讯号传达方向呈第L-1段的逻辑闸电路 的输出讯号或是在第1段逻辑闸电路被供给输入时 脉讯号, 于上述逻辑闸电路手段KL的第2输入端子在第1讯号 传达方向呈前1个之第K-1个,在第2传达方向呈相同 的第L段的被供给至逻辑闸电路之第1输入端子的 输入讯号被供给, 而且,于第1讯号传达方向呈第1个,于第2讯号传达 方向呈第L段的逻辑闸电路的第2输入端子,于第1讯 号传达方向呈最终段,于上述第2讯号传达方向较 其更呈前段的逻辑闸电路,被供给与被供给于该处 之第1输入端子的输入讯号成为同相关系的被供给 至第1输入端子的输入讯号, 于上述第2讯号传达方向呈第1段,于第1讯号传达方 向从第1个直到最后一个为止的各逻辑闸手段的第 1输入端子的上述输入时脉讯号,系于上述第1讯号 传达方向依序被延迟者, 由在上述第2讯号传达方向系至少第复数段,从在 第1讯号传达方向被配列的复数逻辑闸电路的输出 端子获得输出讯号。42.如申请专利范围第41项之 半导体积体电路装置,其中,进而包含有: 被构成为与上述第1延迟电路相同的电路构成的第 3.第4延迟电路,及 对应于上述第3延迟电路而被设置的第3多路转换 器,及 被构成为与上述第2延迟电路相同的电路构成的第 5延迟电路; 上述第1多路转换器,系藉由上述第1端缘检测电路 的检测讯号而选择上述第3延迟电路的各段的延迟 讯号者, 上述第3多路转换器,系藉由上述第1端缘检测电路 的检测讯号而选择上述第4延迟电路的各段的延迟 讯号者, 于上述第2延迟电路的输入,被供给上述第1多路转 换器的输出讯号,形成被供给至上述第2端缘检测 电路的延迟讯号者, 上述第2多路转换器,系藉由上述第2端缘检测电路 的检测讯号而选择上述第5延迟电路的各段的延迟 讯号者。43.如申请专利范围第42项之半导体积体 电路装置,其中,于上述第3延迟电路的输入,通过第 1伪延迟电路被供给输入讯号, 上述第1伪延迟电路的输出讯号系以使从上述第2 延迟电路被输出的延迟讯号成为指定段述以后的 方式通过以进行设定的方式而调整时间的第2伪延 迟电路被供给致上述第1延迟电路的输入者。44.如 申请专利范围第43项之半导体积体电路装置,其中, 上述基本时脉讯号,系通过接受从外部端子被供给 外部时脉讯号的输入缓冲器电路而被输入者, 上述第1伪延迟电路,系因应时脉授权(clock enable)讯 号而被设为动作状态与非动作状态,在非动作状态 将输出讯号固定于一方之位准, 上述第1与第2端缘检测电路系分别于输出部具备 闩锁电路保持检测结果者。45.如申请专利范围第 43.44项之半导体积体电路装置,其中,上述第1伪延 迟电路以及第1与第2端缘检测电路,系藉由被内藏 于上述半导体积体电路装置的计时电路以一定的 周期产生的控制讯号被间歇地设于动作状态。46. 如申请专利范围第40.41.42.43或44项之半导体积体电 路装置,其中,对应于被以上述时脉同步电路形成 的内部时脉讯号的升起端缘与降下端缘的双方,而 进行从外部输入资料或是向外部输出资料。图式 简单说明: 第一图系本发明相关之格子状延迟电路之一实施 例之电路图。 第二图系本发明相关之格子状延迟电路之另一实 施例之电路图。 第三图A及B系供说明本发明相关之格子状延迟电 路的动作之用的藉由电脑模拟所求出的特性图。 第四图A、B、C、D及E系显示本发明相关的格子状 延迟电路所使用的延迟要素的另一实施例之电路 图。 第五图A及B,系供说明本发明相关之格子状延迟电 路之耦合手段的功能之用的特性图。 第六图,系供说明本发明相关之格子状延迟电路之 耦合手段的功能之用的特性图。 第七图,系供说明本发明相关之格子状延迟电路的 动作之用的波形图。 第八图系显示本发明相关之使用上述格子状延迟 电路之时脉产生电路之一实施例之方块图。 第九图系显示第八图所示之解码器电路的一实施 例之电路图。 第十图系显示第八图的解码器电路之一实施例之 电路图。 第十一图系显示第八图的多路转换器之一实施例 之电路图。 第十二图系显示第八图的时脉计数电路之一实施 例之电路图。 第十三图系显示使用本发明相关之上述格子状延 迟电路的时脉产生电路之另一实施例之方块图。 第十四图系显示第十三图之延迟要素之一实施例 支店路途。 第十五图系显示被适用本发明的半导体记忆体系 统之一实施例之方块图。 第十六图系供说明第十五图的半导体记忆体系统 之被设于DRAM侧的时脉产生电路的动作之用的计时 图。 第十七图系显示使用相关于本发明的延迟电路的 DLL电路之一实施例的方块图。 第十八图系供说明第17涂得DLL电路的动作之用的 计时图。 第十九图系显示相关于本发明之格子状延迟电路 之一实施例的配置图。 第二十图系显示被适用本发明之同步DRAM之一实施 例之全体方块图。 第二十一图系显示相关于本发明的格子状震荡电 路的一实施例之方块图。 第二十二图系供说明相关于本发明之格子状震荡 电路的动作之用的波形图。 第二十三图系显示相关于本发明的时脉同步电路 的一实施例的方块图。 第二十四图系供说明第二十三图的时脉同步电路 的动作之用的计时图。 第二十五图系显示第二十三图的延迟电路CD1的一 实施例之电路图。 第二十六图系显示对应于第二十三图的延迟电路 CD1的端缘检测电路ED1的一实施例的电路图。 第二十七图系显示对应于第二十三图的格子状延 迟电路SQUAD1的端缘检测电路ED2的一实施例之电路 图。 第二十八图系显示第二十三图之多路转换器MPX2的 一实施例之电路图。 第二十九图系供说明被使用于本发明的格子状延 迟电路的动作之用的波形图。 第三十图系供说明相关于本发明的时脉同步电路 的动作之一例之用的计时图。 第三十一图系供说明相关于本发明的时脉同步电 路的其他动作之一例之用的计时图。 第三十二图系供说明相关于本发明的时脉同步电 路的其他动作之一例之用的计时图。 第三十三图系供说明相关于本发明的时脉同步电 路的其他动作之一例之用的计时图。 第三十四图系供说明相关于本发明的时脉同步电 路的其他动作之一例之用的计时图。 第三十五图系供说明第二十图的SDRAM的动作之一 例之用的计时图。 第三十六图系显示相关于本发明的时脉同步电路 的另一实施例的方块图。 第三十七图系显示相关于本发明的时脉同步电路 的又一实施例的方块图。 |
