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<p>특별히 부수 회로를 탑재하지 않고, 칩 사이즈에 대한 오버헤드를 억제하면서, 고속 액세스를 가능하게 한 반도체 메모리 시스템을 제공한다. SDRAM(100)은 복수의 셀 어레이 블럭으로 분할된 메모리 셀 어레이(101), 컬럼 디코더(102), 로우 디코더(103) 및 센스 앰프 회로(105)를 갖는다. SDRAM(100)에 대해 셀 어레이 블럭 내를 연속 액세스하는 경우에는, 제1 사이클 타임을 갖는 제1 동작 모드로 설정되고, 이산적인 셀 어레이 블럭 사이의 연속 액세스의 경우에는 그보다 짧은 제2 사이클 타임에 의한 제2 동작 모드로 설정된다. 인접 셀 어레이 블럭간을 연속 액세스하는 경우에는, 중간의 사이클 타임을 갖는 제3 동작 모드로 설정된다.</p> |
