| 主权项 |
1.一种半导体积体电路装置之制造方法,具备在半导体基板活性区表面上介居第1闸极绝缘膜形成电荷储存闸极及在此电荷储存闸极表面上介居第2闸极绝缘膜形成控制闸极之不挥发性记忆单元的半导体积体电路装置之制造方法中,其特征为具备有如下之过程:(a)前述第1闸极绝缘膜一部份表面上是以不纯物浓度设定在11019[atoms/cm3]以下之矽膜所形成,上部表面系以耐氧化性掩蔽所被覆,且形成规定有闸极纵向宽幅之第1闸极材之过程;(b)在(a)过程之后,施予热氧化处理,以在前述半导体基板的活性区表面上形成热氧化绝缘膜之过程;(c)在(b)过程后之前述耐氧化性掩蔽之去除过程;(d)在(c)过程之后,在前述氧化绝缘膜、第1闸极材之个别表面上,以设定不纯物浓度为前述第1闸极材之不纯物浓度以上之矽膜来形成,且形成规定有间极纵向宽幅之第2闸极材之过程;(e)在前述第2闸极材表面上形成第2闸极绝缘膜之过程;及,(f)在前述第2闸极绝缘膜表面上形成第3闸极材之过程。2.如申请专利范围第1项之半导体积体电路装置之制造方法,其中在形成前述第3闸极材过程之后,依顺序来进行要规定闸极宽幅方向之宽幅在前述第3闸极材之图案成形、进行要规定前述第2闸极材、第1闸极材个别之闸极宽幅方向之宽幅之图案成形,并藉前述第3闸极材形成控制闸极,同时分别以前述第2闸极材、第1闸极材来形成电荷储存闸极之过程者。3.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具备在形成前述第1闸极材过程后,而在形成前述热氧化绝缘膜过程之前,在前述半导体基板活性区表面上对于前述第1闸极材藉自定位方式掺杂不纯物,以形成源极区及汲极区之过程。4.如申请专利范围第2项之半导体积体电路装置之制造方法,其中具备形成前述第1闸极材过程后,而在形成前述热氧化绝缘膜过程之前,在前述半导体基板活性区表面上对于前述第1闸极材藉自定位方式掺杂不纯物,以形成源极区及汲极区之过程。5.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具备在形成前述第2闸极材过程后,将掺杂在前述第2闸极材之不纯物扩散至前述第1闸极材之热扩散处理过程。6.如申请专利范围第2项之半导体积体电路装置之制造方法,其中具备在形成前述第2闸极材过程后,将掺杂在前述第2闸极材之不纯物扩散至前述第1闸极材之热扩散处理过程。7.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具备形成前述第1闸极材过程后,而在形成前述热氧化绝缘膜过程之前,在前述第1闸极材侧壁面上形成侧壁间隔件之过程。8.如申请专利范围第2项之半导体积体电路装置之制造方法,其中具备形成前述第1闸极材过程后,而在形成前述热氧化绝缘膜过程之前,在前述第1闸极材侧壁面上形成侧壁间隔件之过程。9.如申请专利范围第2项之半导体积体电路装置之制造方法,其中具备形成前述第1闸极绝缘膜过程后,而在形成第1闸极材过程之前,在前述半导体基板活性区表面上对于前述耐氧化性掩蔽藉自定位方式掺杂不纯物,以形成源极区及汲极区之过程。10.如申请专利范围第1项之半导体积体电路装置之制造方法,其中具备在形成前述第1闸极绝缘膜过程之前,在前述半导体基板之非活性区表面上形成热氧化绝缘膜之过程。11.如申请专利范围第10项之半导体积体电路装置之制造方法,其中设定形成在前述半导体基板之活性区表面上的热氧化绝缘膜的膜厚比形成在前述半导体基板非活性区表面上的热氧化绝缘膜的膜厚薄,且较前述第1闸极绝缘膜的膜厚为厚。12.如申请专利范围第2项之半导体积体电路装置之制造方法,其中具备在形成前述第1闸极绝缘膜过程之前,在前述半导体基板之非活性区表面上形成热氧化绝缘膜之过程。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中设定形成在前述半导体基板之活性区表面上的热氧化绝缘膜的膜厚比形成在前述半导体基板非活性区表面上的热氧化绝缘膜的膜厚薄,且较前述第1闸极绝缘膜的膜厚为厚。14.如申请专利范围第2项之半导体积体电路装置之制造方法,其中前述第2闸极材系以作为降低电阻値之不纯物而掺杂有磷之矽膜所形成,并在形成此第2闸极材过程之后,而在形成前述第2绝缘膜过程之前,将前述半导体基板浸渍在磷酸液中的过程。15.如申请专利范围第2项之半导体积体电路装置之制造方法,其中前述第1闸极材为以非掺杂之矽膜所形成。16.如申请专利范围第2项之半导体积体电路装置之制造方法,其中前述第1闸极材为以非晶矽膜所形成。17.一种半导体积体电路装置,其系于半导体基板活性区表面上,以介居第1闸极绝缘膜形成电荷储存闸极,在前述电荷储存闸极表面以介居第2闸极绝缘膜形成控制闸极,并于前述半导体基板活性区表面上具备对于前述电荷储存闸极藉自定位方式形成源极区及汲极区之不挥发性记忆单元的半导体积体电路装置,其特征为:设定从前述电荷储存闸极之闸极纵向侧壁面侧朝其中央部在前述电荷储存闸极与前述半导体基板间成长之热氧化绝缘膜成长宽幅的离差値为5[nm]以下。18.如申请专利范围第17项之半导体积体电路装置,其中前述不挥发性记忆单元及外加较在前述汲极区外加至前述半导体基板上的基准电位为高之第1动作电位,同时在前述控制闸极上外加较外加至前述半导体基板上的基准电位为低之第2动作电位,而以储存于前述电荷储存闸极的电荷藉隧道效应放出至前述半导体基板,藉此进行电性写入动作之不挥发性记忆单元。19.如申请专利范围第18项之半导体积体电路装置,其中前述不挥发性记忆单元之电性写入后之临界电压之分布値乃设定在0.1[V]以下者。20.一种半导体积体电路装置之制造方法,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,其特征为包括有:前述第1闸极绝缘膜上,予以设定成不纯物(杂质)浓度为11019[atoms/cm3]以下,且形成规定有闸极长轴方向之宽度之第1矽膜之过程;在前述第1矽膜形成过程后,对于前述基板实施热氧化处理,而形成具有较前述第1闸极绝缘膜更厚之膜的热氧化绝缘膜的过程;在热氧化绝缘膜形成过程后,予以形成较前述第1矽膜之杂质浓度更具有高的杂质浓度之第2矽膜的过程;及进行前述第1及第2之矽膜之图案成形,而形成前述电荷储存闸极的过程。21.如申请专利范围第20项之半导体积体电路装置之制造方法,其中,前述热氧化绝缘膜乃形成于前述半导体区域上,而前述第1矽膜乃以多晶矽膜或非晶矽膜所构成。22.如申请专利范围第20项或第21项之半导体积体电路装置之制造方法,其中,经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应(透纳作用)。23.如申请专利范围第22项之半导体积体电路装置之制造方法,其中,前述第1矽膜为非掺杂之矽膜。24.一种半导体积体电路装置之制造方法,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,其特征为包括有:前述第1闸极绝缘膜上,予以设定成不纯物(杂质)浓度为11019[atoms/cm3]以下,且形成规定有闸极长轴方向之宽度之第1矽膜之过程;予以形成较前述第1矽膜之杂质浓度更具有高的杂质浓度之第2矽膜于前述第1矽膜上的过程;作成前述第2矽膜之表面为凹凸形状之过程;及进行前述第1及第2矽膜之图案成形,而形成前述电荷储存闸极的过程,而前述第2矽膜表面之凹凸形状系以CVD法(化学汽相沈积法)来沈积半球状之粒子所形成者。25.如申请专利范围第24项之半导体积体电路装置之制造方法,其中,前述第1矽膜乃以多晶矽膜或非晶矽膜所构成。26.如申请专利范围第24项或第25项之半导体积体电路装置之制造方法,其中,经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应(透纳作用)。27.如申请专利范围第26项之半导体积体电路装置之制造方法,其中,前述第1矽膜为非掺杂之矽膜。28.一种半导体积体电路装置之制造方法,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,而经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应,其特征为包括有:前述第1闸极绝缘膜上,予以设定成不纯物(杂质)浓度为11019[atoms/cm3]以下,且形成规定有闸极长轴方向之宽度之第1矽膜之过程;予以形成较前述第1矽膜之杂质浓度更具有高的杂质浓度之第2矽膜于前述第1矽膜上的过程;及进行前述第1及第2矽膜之图案成形,而形成前述电荷储存闸极的过程。29.如申请专利范围第28项之半导体积体电路装置之制造方法,其中,前述第1矽膜乃以多晶矽膜或非晶矽膜所构成。30.如申请专利范围第29项之半导体积体电路装置之制造方法,其中,前述第1矽膜为非掺杂之矽膜。31.如申请专利范围第28项或第29项之半导体积体电路装置之制造方法,其中,将包含有构成前述第2矽膜之表面为凹凸形状之过程。32.一种半导体积体电路装置之制造方法,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,其特征为包括有:予以形成第1矽膜于前述第1闸极绝缘膜上之过程;作成前述第1矽膜表面为凹凸形状之过程;进行前述第1矽膜之图案成形,而形成前述电荷储存闸极的过程,而前述第1矽膜表面之凹凸形状系以CVD法来沈积半球状之粒子所形成者。33.如申请专利范围第32项之半导体积体电路装置之制造方法,其中,以经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应。34.一种半导体积体电路装置,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,其特征为:前述电荷储存闸极之表面具备有凹凸形状,而前述电荷储存闸极表面之凹凸形状系以CVD法来沈积半球状之粒子所形成者。35.如申请专利范围第34项之半导体积体电路装置,其中,以经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应。36.一种半导体积体电路装置之制造方法,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,其特征为包括有:予以形成规定有闸极长轴方向之宽度之第1矽膜于前述第1闸极绝缘膜上之过程;在前述第1矽膜形成过程后,对于前述基板实施热氧化处理,而形成具有较前述第1闸极绝缘膜更厚之膜厚的热氧化绝缘膜的过程;在热氧化绝缘膜形成过程后,予以形成较前述第1矽膜之杂质浓度更具有高的杂质浓度之第2矽膜的过程;及进行前述第1及第2之矽膜之图案成形,而形成前述电荷储存闸极的过程。37.如申请专利范围第36项之半导体积体电路装置之制造方法,其中,前述热氧化绝缘膜乃被形成于前述半导体区域上,而前述第1矽膜乃以多晶矽膜或非晶矽膜所构成。38.如申请专利范围第36项或第37项之半导体积体电路装置之制造方法,其中,以经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应。39.如申请专利范围第38项之半导体积体电路装置之制造方法,其中,前述第1矽膜为非掺杂之矽膜。40.一种半导体积体电路装置之制造方法,主要具备有:具有主平面之半导体基板;形成于前述主平面之第1闸极绝缘膜;形成于前述第1闸极绝缘膜上之电荷储存闸极;形成于前述电荷储存闸极上之第2闸极绝缘膜;形成于前述第2闸极绝缘膜上之控制闸极;及形成于前述半导体基板内,且作为源极/汲极来产生作用之一对半导体区域,其特征为包括有:予以形成第1矽膜于前述第1闸极绝缘膜上之过程;予以形成较前述第1矽膜之杂质浓度更具有高的杂质浓度之第2矽膜于前述第1矽膜上的过程;作成前述第2矽膜之表面为凹凸形状之过程;及进行前述第1及第2矽膜之图案成形,而形成前述电荷储存闸极的过程,而前述第2矽膜表面之凹凸形状系以CVD法来沈积半球状之粒子所形成者。41.如申请专利范围第40项之半导体积体电路装置之制造方法,其中,前述第1矽膜乃以多晶矽膜或非晶矽膜所构成。42.如申请专利范围第40项或第41项之半导体积体电路装置之制造方法,其中,以经由前述第1闸极绝缘膜来进行在前述电荷储存闸极和前述基板之间的电子之隧道效应。43.如申请专利范围第42项之半导体积体电路装置之制造方法,其中,前述第1矽膜为非掺杂之矽膜。图式简单说明:第一图系搭载于本发明实施例之半导体积体电路装置之记忆单元阵列之要部等效电路图。第二图为前述半导体积体电路装置之要部平面图。第三图表示沿第二图之A-A剖线截断之要部剖面图。第四图表示沿第二图之B-B剖线截断之要部剖面图。第五图为说明前述半导体积体电路装置制造方法之要部剖面图。第六图为说明前述半导体积体电路装置制造方法之要部剖面图。第七图为说明前述半导体积体电路装置制造方法之要部剖面图。第八图为说明前述半导体积体电路装置制造方法之要部平面图。第九图为说明前述半导体积体电路装置制造方法之要部平面图。第十图为说明前述半导体积体电路装置制造方法之要部平面图。第十一图为说明前述半导体积体电路装置制造方法之要部平面图。第十二图(a)系表示闸极鸟嘴之成长状态电子显微镜照片。第十二图(b)为对应第十二图(a)之要部平面图。第十三图系表示前述闸极鸟嘴之离差値与不挥发性记忆元件的临界电压关系之相关图。横轴表示闸极鸟嘴前端尺寸,纵轴表示记录临界电压离差値。第十四图为本发明实施例2之半导体积体电路装置之要部剖面图。第十五图为本发明实施例3之半导体积体电路装置之要部平面图。第十六图为第十五图所示在C-C截断线位置截断之要部剖面图。第十七图为第十五图所示在D-D截断线位置截断之要部剖面图。第十八图为说明前述半导体积体电路装置制造方法之要部剖面图。第十九图为说明前述半导体积体电路装置制造方法之要部剖面图。第二十图为说明前述半导体积体电路装置制造方法之要部剖面图。第二十一图为本发明实施例4之半导体积体电路装置之要部剖面图。第二十二图为本发明实施例5之半导体积体电路装置之要部剖面图。第二十三图系表示习知闸极鸟嘴之成长状态之电子显微镜照片。第二十四图(a)系表示习知闸极鸟嘴之成长状态之要部剖面图。第二十四图(b)是对应第二十四图(a)之要部平面图。第二十五图系表示习知不挥发性记忆单元之临界电压之离差値特性图。 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