| 主权项 |
1.一种接收被除数资料、较被除数资料大之除数资料、一起始信号以及一重置信号之平行处理除法电路,包含:一时序控制电路,接收该起始信号及一时脉信号,然后输出一时序控制信号控制输出除法结果资料之时序;一资料暂存器,接收该除数资料,然后依据起始信号输出与该除数资料反相之除数储存资料并与时脉信号同步;一资料选择电路,接收该被除数资料,减法结果资料,该起始信号以及该时脉信号,然后选择该被除数资料或已依据该起始信号左移一位元之减法结果资料,然后输出所选择之资料及控制资料;一减法器,接收该除数储存资料以及选择资料,执行减法,然后输出该减法结果资料以及一指示减法是否产生溢位之输出进位;一控制信号产生电路,接收该时序控制信号,该控制资料以及该输出进位,然后在该时序控制信号为高逻辑値以及该控制资料或该输出进位为高逻辑値时,输出一具有高逻辑値之选择控制信号;以及一结果资料产生电路,接收该时序控制信号,该选择控制信号以及该时脉信号,依时序控制信号与该时脉信号同步,储存位于第三位元之该选择控制信号,然后一位元一位元的左移选择控制信号来输出结果资料。2.依据申请专利范围第1项所述之平行处理除法电路,包含:一下数计数器,依该时脉信号递减其内容;一侦测器,当该不数计数器有一固定値时输出一第一重置信号;一闩锁器,当该重置信号或该第一重置信号为有效时它有一低逻辑値,而当该起始信号为有效时它输出一高逻辑値;以及一正反器,接收该闩锁器输出,与该时脉信号同步并输出一时序控制信号。3.依据申请专利范围第1项所述之平行处理除法电路,其中若该除数资料具有N位元时,该时序控制信号在该时脉信号之N-2个时脉周期期间有一高逻辑値。4.依据申请专利范围第2项所述之平行处理除法电路,其中若该除数资料具有N位元时,该时序控制信号在该时脉信号之N-2个时脉周期期间有一高逻辑値。5.依据申请专利范围第2项所述之平行处理除法电路,其中该下数计数器在该时序控制信号为低逻辑値时,会被重置。6.依据申请专利范围第2项所述之平行处理除法电路,其中该侦测器包含一NAND电路。7.依据申请专利范围第2项所述之平行处理除法电路,其中若除数资料具有9位元时,该侦测器在该下数计数器之输出为十进位値10时会输出一低逻辑値。8.依据申请专利范围第6项所述之平行处理除法电路,其中若除数资料具有9位元时,该侦测器在该下数计数器之输出为十进位値10时会输出一低逻辑値。9.依据申请专利范围第2项所述之平行处理除法电路,其中该闩锁电路包含一具有一第一输入,一第二输入以及一第三输入之第一NOR闸,以及一具有一第一输入及一第二输入之第二NOR闸,该第一NOR闸之第一输入连接至一与重置信号反相之信号,该第一NOR闸之第二输入连接至该第一重置信号之反相信号,以及该第一NOR闸之第三输入连接至第二NOR闸之一输出;该第二NOR闸之第一输入连接至该第一NOR闸之一输出而该第二NOR闸之第二输入连接至一起始信号。10.依据申请专利范围第1项所述之平行处理除法电路,其中该暂存器在该起始信号为高逻辑値时输出除数储存资料。11.依据申请专利范围第1项所述之平行处理除法电路,其中该资料暂存器包含一除数资料逻辑电路,该电路在该起始信号为一高逻辑値时接收该除数资料之一位元,反相该位元然后将之输出,并在该起始信号为一低逻辑値时输出每一阶段之资料,以及一正反器,它与一时脉信号同步并输出该除数资料逻辑电路之输出。12.依据申请专利范围第10项所述之平行处理除法电路,其中该资料暂存器包含一除数资料逻辑电路,该电路在该起始信号为一高逻辑値时接收该除数资料之一位元,反相该位元然后将之输出,并在该起始信号为一低逻辑値时输出每一阶段之资料,以及一正反器,它与一时脉信号同步并输出该除数资料逻辑电路之输出。13.依据申请专利范围第12项所述之平行处理除法电路,其中该除数资料逻辑电路包含一第一AND闸,它接收该起始信号以及该除数资料之一位元,然后执行逻辑AND运算;一第二AND闸,接收该起始信号之反相信号以及该正反器输出之反相信号,然后执行逻辑AND运算;以及一第三NOR闸,接收该第一AND闸之一输出以及该第二AND闸之一输出,然后执行逻辑NOR运算。14.依据申请专利范围第13项所述之平行处理除法电路,其中该除数资料逻辑电路包含一第一AND闸,接收该起始信号以及该除数资料之一位元,然后执行逻辑AND运算;一第二AND闸,接收该起始信号之反相信号以及该正反器输出之反相信号,然后执行逻辑AND运算;以及一第三NOR闸,接收该第一AND闸之一输出以及该第二AND闸之一输出,然后执行逻辑NOR运算。15.依据申请专利范围第1项所述之平行处理除法电路,其中该资料选择电路在该起始信号为一高逻辑値时选择该被除数资料,在该起始信号为一低逻辑値以及该选择控制信号为一低逻辑値时选择一被一位元一位元左移之已存在之选择资料,以及在该起始信号为一低逻辑値而该控制信号为一高逻辑値时选择一被一位元一位元左移之减法结果资料。16.依据申请专利范围第1项所述之平行处理除法电路,其中该资料选择电路包含一选择控制信号产生电路,接收该选择控制信号之反相信号以及该起始信号之反相信号,执行逻辑AND运算,然后输出一第一控制信号,以及接收该选择控制信号及该起始信号之反相信号,执行逻辑AND运算,然后输出一第二控制信号;以及该等接收数个被除数逻辑电路之正反器,正反器之数目较该被除数资料位元多一,且每一该等正反器之输出皆与该时脉信号同步,此时,该被除数资料逻辑电路依据该第一控制信号,该第二控制信号以及该起始信号选择该被除数资料,该减法结果资料或分支之正反器输出。17.依据申请专利范围第11项所述之平行处理除法电路,其中该资料选择电路包含一选择控制信号产生电路,接收该选择控制信号之反相信号以及该起始信号之反相信号,执行逻辑AND运算,然后输出一第一控制信号,以及接收该选择控制信号及该起始信号之反相信号,执行逻辑AND运算,然后输出一第二控制信号;以及该等接收数个被除数逻辑电路之正反器,正反器之数目较该被除数资料位元多一,且每一该等正反器之输出皆与该时脉信号同步,此时,该被除数资料逻辑电路依据该第一控制信号,该第二控制信号以及该起始信号选择该被除数资料,该减法结果资料或分支之正反器输出。18.依据申请专利范围第16项所述之平行处理除法电路,其中在该被除数逻辑电路之最低位元之逻辑电路包含一第三AND闸,接收该被除数资料之最低位元以及该起始信号,然后执行逻辑AND运算;最高位元之逻辑电路包含:一第一NAND闸,接收一相邻分支之正反器输出及该第一控制信号,然后执行逻辑NAND运算;一第二NAND闸,接收该减法结果资料之最高位元及该第二控制信号,然后执行逻辑NAND运算;一第三NAND闸,接收该第一NAND闸及该第二NAND闸之输出,然后执行逻辑NAND运算;以及其中其它被除数资料逻辑电路包含:一第四NAND闸,接收一相邻分支之正反器输出及该第一控制信号,然后执行逻辑NAND运算;一第四AND闸,接收该减法结果资料之一位元,但并非该减法结果资料之最高位元,以及该第二控制信号,然后执行逻辑AND运算;一第五AND闸,接收该起始信号以及被除数资料之一位元,但并非该被除数资料之最低位元,然后执行逻辑AND运算;一第四NOR闸,接收该第四AND闸之输出以及该第五AND闸之输出,然后执行逻辑NOR运算;以及一第五NAND闸,接收该第四NAND闸之输出以及该第四NOR闸之输出,然后执行逻辑NAND运算。19.依据申请专利范围第1项所述之平行处理除法电路,其中该控制信号产生电路包含一第五NOR闸,接收该控制资料以及该输出进位,然后执行逻辑NOR运算;以及一第六NOR闸,接收该时序控制信号之反相信号以及该第五NOR闸之输出,然后执行逻辑NOR运算。20.依据申请专利范围第1项所述之平行处理除法电路,其中该结果资料产生电路与时脉信号同步,在时序控制信号为高逻辑値时储存第三位元并一位元一位元的向左移位,以及在时序控制信号为低逻辑値时闩锁一已存在之储存资料。21.依据申请专利范围第1项所述之平行处理除法电路,其中若该除数资料具有N位元时,该结果资料产生电路移位N-2次。22.依据申请专利范围第20项所述之平行处理除法电路,其中若该除数资料具有N位元时,该结果资料产生电路移位N-2次。23.依据申请专利范围第1项所述之平行处理除法电路,其中该结果资料产生电路包含接收结果资料逻辑电路之正反器且每一正反器之输出皆与该时脉信号同步;在该等结果资料逻辑电路中之第一结果资料逻辑电路包含:一第六AND闸,接收该时序控制信号及该选择控制信号,然后执行逻辑AND运算;一第七AND闸,接收该时序控制信号之反相信号及该等正反器中之第二正反器输出,然后执行逻辑AND运算;以及一第一OR闸,接收该第六AND闸之输出及该第七AND闸之输出,然后执行逻辑OR运算;以及其中其它结果资料逻辑电路分别包含:一第八AND闸,接收该时序控制信号以及一相邻分支之正反器输出,然后执行逻辑AND运算;一第九AND闸,接收该时序控制信号之反相信号以及储存该结果资料逻辑电路输出之正反器之输出,然后执行逻辑AND运算;以及一第二OR闸,接收该第八AND闸之输出以及该第九AND闸之输出,然后执行逻辑OR运算。24.依据申请专利范围第20项所述之平行处理除法电路,其中该结果资料产生电路包含接收结果资料逻辑电路之正反器且每一正反器之输出皆与该时脉信号同步;在该等结果资料逻辑电路中之第一结果资料逻辑电路包含:一第六AND闸,接收该时序控制信号及该选择控制信号,然后执行逻辑AND运算;一第七AND闸,接收该时序控制信号之反相信号及该等正反器中之第二正反器输出,然后执行逻辑AND运算;以及一第一OR闸,接收该第六AND闸之输出及该第七AND闸之输出,然后执行逻辑OR运算;以及其中其它结果资料逻辑电路分别包含:一第八AND闸,接收该时序控制信号以及一相邻分支之正反器输出,然后执行逻辑AND运算;一第九AND闸,接收该时序控制信号之反相信号以及储存该结果资料逻辑电路输出之正反器输出,然后执行逻辑AND运算;以及一第二OR闸,接收该第八AND闸之输出以及该第九AND闸之输出,然后执行逻辑OR运算。25.一种接收被除数资料、较被除数资料大之除数资料、一起始信号以及一重置信号之平行处理除法电路,包含:一时序控制信号产生电路阶段,产生一与时脉信号同步之信号且在该起始信号为有效时具有一高逻辑値,以及在起始信号为一低逻辑値时执行除法;一第一减法阶段,在该起始信号为有效时接收该被除数资料,将该被除数资料减去该除数资料,然后输出减法结果资料以及一指示溢位之输出进位;一第一移位阶段,在该第一减法阶段之该输出进位为一低逻辑値时会将该被除数资料向左移一位元,然后输出一具有低逻辑値且欲被输入为最低位元之第一被除数资料;一第二移位阶段,在该输出进位为一高逻辑値时会将该减法结果资料向左移一位元,以及输出一具有低逻辑値且欲被输入为最低位元之第二被除数资料;一第二减法阶段,将该第一被除数资料或该第二被除数资料减去该除数资料;以及一循环移位阶段,它在输出进位有一低逻辑値或在该第二减法阶段之该第一被除数资料或第二被除数资料之最高位元有一高逻辑値时,执行该第一移位阶段以及该第二减法阶段直至该时序控制信号有一低逻辑値时为止,在该输出进位及该第一被除数或该第二被除数之最高位元皆为低逻辑値时,执行该第一移位阶段以及该减法阶段,在该第一移位阶段被执行时输入一低逻辑値直至该时序控制信号有一低逻辑値为止,以及在该第二移位阶段被执行时输入一高逻辑値至第三位元,然后执行一位元一位元左移之循环移位。26.依据申请专利范围第25项所述之平行处理除法电路,其中若该除数资料具有N位元时,该循环移位阶段移位N-2次。图式简单说明:第一图系一方块图显示一本发明平行处理除法电路之较佳实施例;第二图系一方块图显示第一图所示之本发明实施例所使用之平行处理除法电路中之时序控制电路100;第三图显示第一图所示之本发明实施例所使用之平行处理除法电路中之闩锁电路;第四图显示第一图所示之本发明实施例所使用之平行处理除法电路中之资料暂存器;第五图显示第一图所示之本发明实施例所使用之平行处理除法电路中之资料选择电路;第六图A及第六图B共同构成一第一图所示之本发明实施例所使用之平行处理除法电路中之结果资料产生电路;以及第七图系一方块图显示第一图所示之本发明实施例所使用之平行处理除法电路中之工作时序。 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