| 主权项 |
1.一种含有一随机存取记忆体的半导体装置,该随机存取记忆体包含有:一感应放大器驱动电路,用以提供一中间电位至一第一线路与一第二线路以响应一选择讯号被停止作动,并经由一第一切换元件提供一高于该中间电位的第一电位至该第一线路,与经由一第二切换元件提供一低于该中间电位的第二电位至该第二线路以响应应选择讯号被作动;一感应放大器,由一介于该第一线路与该第二线路之间的电压所推动,用以放大在一位元线对间的电压;一行闸,具有一耦接在该位元线对与一第一资料滙流排线对间的切换元件,对应一指定的记忆体位址而被选择性地打开/闭合;及一第一滙流排重置电路,耦接在该第一线路及该第二线路之其中一个与该第一资料滙流排线对之间,具有一对应于该行闸的开/闭状态而被闭合/开启的切换元件。2.如申请专利范围第1项之半导体装置,其中该随机存取记忆体包含有每一个均含有该感应放大器驱动电路、该感应放大器、该行闸与该第一滙流排重置电路的一多数方块,且其中该选择讯号被用来选取该等多数方块的其中一个,该随机存取记忆体更包含有:一资料滙流排切换电路,耦接于提供在该等多数方块外的一第二资料滙流排线对与在该等多数方块的每一个之内的该第一资料滙流排线对之间,对应该选择讯号被作动/非作动而开启/闭合。3.如申请专利范围第2项之半导体装置,更包含有:一耦接在一导体与该第二资料滙流排线对间的第二滙流排重置电路,具有一对应该行闸之该开/闭状态而闭合/开启的切换元件,该导体对应该第一线路与该第第二线路的该中之一而被加予该第一电位或是该第二电位。4.如申请专利范围第3项之半导体装置,其中该第一滙流排电路之该切换元件的一控制输入与该第二滙流排电路之该切换元件的一控制输入两者接收一共同控制讯号。5.如申请专利范围第4项之半导体装置,其中该第一滙流排重置电路包含有:一第一pMOS电晶体,耦接在该第一线路与该第一资料滙流排线对的其中一条之间,具有一适于接收一资料滙流排重置讯号的闸极;及一第二pMOS电晶体,称接在该第一线路与该第一资料滙流排线对的另外一条之间,具有一连接于该第一pMOS电晶体之该闸极的一闸极;其中该第二滙流排重置电路包含有:一第三pMOS电晶体,耦接在被施予该第一电位之该导体与该第二资料滙流排线对的其中一条之间,具有一适于接收该资料滙流排重置讯号的闸极;及一第四pMOS电晶体,耦接在该导体与该第二资料滙流排线对的另外一条之间,具有一连接于该第三pMOS电晶体之该闸极的一闸极。6.如申请专利范围第4项之半导体装置,其中该第一滙流排重置电路包含有:一第一nMOS电晶体,耦接在该第二线路与该第一资料滙流排线对的其中一条之间,具有一适于接收一资料滙流排重置讯号的闸极;及一第二nMOS电晶体,耦接在该第二线路与该第一资料滙流排线对的另外一条之间,具有一连接于该第一nMOS电晶体之该闸极的一闸极;其中该第二滙流排重置电路包含有:一第三nMOS电晶体,耦接在被施予该第二电位之该导体与该第二资料滙流排线对的其中一条之间,具有一适于接收该资料滙流排重置讯号的闸极;及一第四nMOS电晶体,耦接在该导体与该第二资料滙流排线对的另外一条之间,具有一连接于该第三nMOS电晶体之该闸极的一闸极。7.如申请专利范围第1项之半导体装置,其中该随机存取记忆体系一DRAM。8.如申请专利范围第7项之半导体装置,其中该DRAM包含有:一传送闸,具有耦接于该位元线对之其中一条的一端,具有另一端,及具有一用以控制它们端点间的电流的控制输入,该控制输入耦接于一字组线;及一电容器,耦接在该传送闸之另一端与被施予一电位的导体之间。9.一种随机存取记忆体包含有:一具有一输出节点的感应放大器驱动电路,用以在该输出端点上提供一第一电位或一不同于该第一电位的第二电位以响应一选择讯号;一操作性地与一位元线连结的滙流排线,用以自该位元线传送资料;及一滙流排重置电路,耦接在该输出节点与该滙流排线之间,用以再重置周期期间提供该第一电位或该第二电位。图式简单说明:第一图系一显示一根据本发明之第一实施例的记忆体晶包阵列与其周边电路的方块图;第二图系一显示第一图之部分结构范例的电路图;第三图系一显示由第一图及第二图所示之电路所执行的一操作的波形图;第四图系一显示一根据本发明之第二实施例的记忆体晶包阵列与其周边电路的方块图;第五图系一显示第四图之部分结构范例的电路图;第六图系一显示由第四图及第五图所示之电路所执行的一操作的波形图;第七图系一显示习知技艺中的一DRAM之概要结构的方块图;第八图系一显示习知技艺中的一记忆体晶包阵列与其周边电路的方块图;第九图系一显示第八图之一部份结构范例的电路图;及第十图系一显示由第八图及第九图所示之电路所执行的一操作的波形图。 |
