| 主权项 |
1.一种半导体积体电路,属于在所定之基本格上部 形成金 属配线层的半导体积体电路,其特征为:在构成该 基本格 的源极,汲极领域之上部,直接接触于该源极,汲极 领域 的第1接触孔之节距(以下称为「节距1」),及在构 成该金 属配线层的第1配线层之下部,直接接触于该第1配 线层的 第2接触孔之节距(以下称为「节距2」)不相同者。 2.如申请专利范围第1项所述之半导体积体电路,其 中, 上述节距1比上述节距2小者。3.如申请专利范围第 1项所述之半导体积体电路,其中, 上述节距1比上述节距2大者。4.如申请专利范围第 1项所述之半导体积体电路,其中, 上述第1接触孔与上述第2接触孔系以仅配置于该 源极,汲 极领域之近旁的中继配线相连接者。5.如申请专 利范围第1项所述之半导体积体电路,其中, 上述第1接触孔之数,比上述第2接触孔之数较多或 是相等 者。6.一种半导体积体电路,属于在所定之基本格 上部形成金 属配线层的半导体积体电路,其特征为:至少具有 具有第 1导电型之半导体领域,及形成于该半导体领域上 部之一 部分的第2导电型源极领域与汲极领域,及经由该 源极领 域与汲极领域之间的该半导体领域上部之闸极氧 化膜所形 成的闸极电极,及形成于该源极领域,汲极领域与 闸极电 极之上部的第1层间绝缘膜所构成之部分的基本格 ,及开 设于该源极领域,汲极领域之各该上部之该第1层 间绝缘 膜中的第1接触孔,及埋入于该第1接触孔中之高导 电性物 质所构成的第1插头,及电气式地连接于该第1插头, 且仅 配置于该源极领域或汲极领域之近旁的中继配线, 及形成 于该中继配线与该第1层绝缘膜之上部的第2层间 绝缘膜, 及形成于该中继配线上部之该第2层间绝缘膜中的 第2接触 孔。7.如申请专利范围第6项所述之半导体积体电 路,其中, 又具有经由埋入于上述第2接触孔中之高导电性物 质所构 成的第2插头,与上述中继配线电气式地连接的第1 配线层 者。8.如申请专利范围第6项所述之半导体积体电 路,其中, 上述闸极电极之端部与上述第1接触孔之端部之间 的对准 掩蔽余度,比上述闸极电极之端部与上述第2接触 孔之端 部之间的对准掩蔽余度大者。9.如申请专利范围 第6项所述之半导体积体电路,其中, 上述源极领域,汲极领域与上述第1接触孔之端部 之间的 对准掩蔽余度,比上述源极领域,汲极领域与上述 第2接 触孔之端部之间的对准掩蔽余度大者。10.如申请 专利范围第6项所述之半导体积体电路,其中, 上述第1接触孔之数比上述第2接触孔数之数较多 或是相等 者。11.一种半导体积体电路之设计方法,属于在所 定之基本 格上部配线金属配线层的半导体积体电路之设计 方法,其 特征为:形成于该基本格中的第1接触孔之节距1,系 与构 成该金属配线层之第1配线层正下方的第2接触孔 之节距2 不相同者。12.如申请专利范围第11项所述之半导 体积体电路之设计 方法,其中,在上述第1接触孔与上述第2接触孔之间 设置 仅配置于上述基本格之范围内的中继配线者。13. 如申请专利范围第11项所述之半导体积体电路之 设计 方法,其中,上述节距1系作为固定而实行上述第1配 线层 之配线者。14.一种半导体积体电路之制造方法,其 特征为:至少具 备至少使用闸极电极形成用之第1掩蔽图形与源极 ,汲极 领域形成用之第2掩蔽图形以形成基本格部的第1 工程,及 使用位于该源极,汲极领域内之第1接触孔形成用 之第3掩 蔽图形,及与该第1接触孔重叠之位置,而仅配设于 该源 极,汲极领域近旁之中继配线形成用之第4掩蔽图 形,连 接该源极,汲极领域与该中继配线的第2工程,及使 用配 设于与该中继配线重叠之位置之第2接触孔形成用 之第5掩 蔽图形,及形成于与该第2接触孔重叠之位置之第1 配线层 形成用之第6掩蔽图形,连接该中继配线与该第1配 线层的 第3工程。15.一种半导体积体电路之制造方法,属 于在所定之基本 格上部形成金属配线层之半导体积体电路之制造 方法,其 特征为:至少包括形成具有第1导电型之半导体领 域,及 形成于该半导体领域上部之一部分的第2导电型源 极领域 与汲极领域,及经由该源极领域与汲极领域之间的 该半导 体领域上部之闸极氧化膜所形成的闸极电极,及形 成于该 源极领域,汲极领域与闸极电极之上部的第1层间 绝缘膜 所构成之部分的基本格的第1工程,及在该源极领 域,汲 极领域之各该上部之该第1层间绝缘膜中开设第1 接触孔, 暴露该源极领域,汲极领域之一部分的第2工程,及 在该 第1接触孔中埋入高导电性物质,形成第1插头的第3 工程 ,及将电气式地连接于该第1插头之高导电性物质 所构成 的中继配线局部地形成于该源极领域,汲极领域近 旁的第 4工程,及在该中继配线与该第1层间绝缘膜上部形 成第2 层间绝缘膜的第5工程,及在该中继配线上部之该 第2层间 绝缘膜中开设第2接触孔,并暴露该中继配线之一 部分的 第6工程。16.如申请专利范围第15项所述之半导体 积体电路之制造 方法,其中,在上述第6工程之后,又至少包括在上述 第2 接触孔中埋入高导电性物质,形成第2插头的第7工 程,及 形成与该第2插头电气式地连接之高导电性物质所 构成的 第1配线层,作为上述金属配线层之一部分的第8工 程。图 式简单说明:第一图系表示本发明之第1实施形态 之ASIC- IC之基本格的平面图。第二图系表示从第一图之A- A方向 的局部剖面图。第三图系表示说明第1实施形态之 ASIC-IC 之基本格部之制造方法的工程剖面图。第四图系 表示说明 第1实施形态之ASIC-IC之基本格部之制造方法的工 程剖面 图。第五图系表示本发明之第1实施形态之第1变 形例之 ASIC-IC之中继配线之设置范围的图式。第六图系表 示本 发明之第1实施形态之第2变形例之ASIC-IC的剖面图 。第 七图(a)系表示本发明之第2实施形态之ASIC-IC之基 本格 的平面图。第七图(a)系表示从第七图(a)之B-B方向 观看 的局部剖面图。第八图(A)系表示本发明之第3实施 形态之 ASIC-IC之基本格的平面图。第八图(b)系表示从第八 图(b )之C-C方向观看的剖面图。第九图(a)系表示以往之 ASIC- IC之基本格的平面图。第九图(b)系表示说明基本 格与金 属配线层之图形之节距不相同时的平面图。第十 图(a)系 表示第九图(a)之I-I方向的局部剖面图。第十图(b) 系表 示第九图(a)之II-II方向的剖面图。第十一图(a)系 表示 其他之以往之ASIC-IC之基本格的平面图。第十一图 (b)系 表示第十一图(a)之III-III方向的剖面图。第十二图 (a) 系表示闸极阵列之基本格的平面图。第十二图(b) 系表示 整体主晶片的模式性平面图。第十三图系表示闸 极阵列方 式之主晶片之其他构成的模式性平面图。第十四 图系表示 基本格上部之栅的图式。第十五图系表示在闸极 阵列方式 于基本格上部形成第1配线层及第2配线层,构成二 输入 NAND闸极时的模式图。第十六图系更具体地表示闸 极阵列 方式之其中的二输入AND之第1配线层及第2配线层 的平面 图。 |
