降低双极性电晶体阵列测试误宰之切割道图形

摘要

双极性电晶体(bipolar junction transistor；BJT)对于干扰之光线较其他元件敏感而易受杂讯影响其正常之功能，BJT之基极区域容易吸收到干扰之光线而将其转换为电流杂讯，因此去除不必要之杂讯将是降低BJT测试误宰之重要因子，本发明揭示一种降低双极性电晶体测试误宰之切割道图形，该切割道图形包含：一垫氧化层形成于切割道之上；一磷矽玻璃层形成于上述之垫氧化层之上；一对准标记图案形成于该磷矽玻璃层中以利制程之对准；一USG形成于该磷矽玻璃层之上做为保护层；及一金属层形成于该切割道及该第一层之上以降低测试误宰。

主权项

1.一种降低双极性电晶体阵列测试误宰之割道图形,该切割道图形包含:一第一层形成于一切割道之上做为垫层(Pad layer);一第二层形成于该第一层之部份之上;一标记图案形成于该第二层之中;一第三层形成于该第二层之上做为保护层;及一金属层形成于该切割道及该第一层之上以降低测试误宰。2.如申请专利范围第1项之切割道图形,其中上述之第一层为介电层。3.如申请专利范围第1项之切割道图形,其中上述之第一层为复晶层。4.如申请专利范围第1项之切割道图形,其中上述之第一层为金属层。5.如申请专利范围第1项之切割道图形,其中上述之第二层为介电层。6.如申请专利范围第1项之切割道图形,其中上述之第二层为复晶层。7.如申请专利范围第1项之切割道图形,其中上述之第二层为金属层。8.如申请专利范围第1项之切割道图形,其中上述之第二层为PSG层。9.如申请专利范围第1项之切割道图形,其中上述之第三层为USG层。10.如申请专利范围第1项之切割道图形,其中上述之标记图案是用以做为对准标记。11.一种降低双极性电晶能阵列测试误宰之切割道图形,该切割道图形包含:一第一层形成于一切割道之上;一标记图案形成于该第一层之中;一第二层形成于该第一层之上做为保护层;及一金属层形成于该切割道及该第一层之上以降低测试误宰。12.如申请专利范围第11项之切割道图形,其中上述之第一层为介电层。13.如申请专利范围第11项之切割道图形,其中上述之第一层为复晶层。14.如申请专利范围第11项之切割道图形,其中上述之第一层为金属层。15.如申请专利范围第11项之切割道图形,其中上述之第一层为PSG层。16.如申请专利范围第11项之切割道图形,其中上述之第二层为USG层。17.如申请专利范围第11项之切割道图形,其中上述之标记图案是用以做为对准标记。图式简单说明:第一图为BJT之截面图。第二图a为传统切割道图形之俯视图。第二图b为传统切割道图形之截面图。第三图为BJT阵列产生光电流之现象。第四图a为本发明第一实施例切割道图形之俯视图。第四图b为本发明第一实施例切割道图形之截面图。第五图a为本发明第二实施例切割道图形之俯视图。第五图b为本发明第二实施例切割道图形之截面图。