| 主权项 |
1.一种储存装置,响应一第一与第二信号位准之输 入信号 与一第一与第三信号位准之控制信号,包含:a)一第 一多 数电晶体;b)一第一对逻缉其连接至该等第一多数 电晶体 且在一第一储存节点处相互连接;以及c)一第二对 电晶体 其在该第一储存节点处相互连接。2.如申请专利 范围第1项之储存装置,其中该等第一多数 电晶体包含第一、第二与第三场效电晶体,每一电 晶体具 有一控制电极及第一与第二电极,该第二场效电晶 体之该 第一与第二电极系分别在一第一节点处连至该第 一场效电 晶体之该第二电极及在一第二节点处连至该第三 场效电晶 体之该第一电极,以及该第二场效电晶体之该控制 电极系 连接以接收控制信号,且该第一与第三电晶体之控 制电极 系连接以接收输入信号。3.如申请专利范围第2项 之储存装置,其中该第一对电晶 体包含第四与第五场效电晶体,每一电晶体具有一 控制电 极及第一与第二电极,该第四与第五场效电晶体之 该第一 与第二电极分别在第一储存节点处相互连接,以及 该第四 与第五场效电晶体之控制电极系分别连至第一与 第二节点 。4.如申请专利范围第3项之储存装置,其中该第二 对电晶 体包含第六与第七场效电晶体,每一电晶体具有一 控制电 极及第一与第二电极,该第七电晶体之该第一电极 与该第 六电晶体之该第二电极系连至第一储存节点,以及 该第六 与第七场效电晶体之控制电极系连至第二储存节 点。5.如申请专利范围第4项之储存装置,进一步包 含一第三 对电晶体其连至第一储存节点以及该第三对电晶 体之每一 电晶体系在第二储存节点处相互连接。6.如申请 专利范围第1项之储存装置,其中该第一与第二 对电晶体中之每一对均包括一控制电极及第一与 第二电极 ,该第二对电晶体之控制电极系连至一第二储存节 点,以 及该第一对电晶体之相关电晶体之第一与第二电 极系连至 第一储存节点。7.如申请专利范围第6项之储存装 置,进一步包含一第三 对电晶体,该第三对包含第八与第九电晶体,每一 电晶体 具有一控制电极及第一与第二电极,第八与第九电 晶体之 该等控制电极系连至第一储存节点;以及其中该第 九与第 八电晶体之该第一与第二电极分别连至第一储存 节点。8.如申请专利范围第1项之储存装置,进一步 包含一第三 对电晶体其连至该第二对电晶体以形成一交连反 相器。9.如申请专利范围第8项之储存装置,其中该 第二与第三 对中之每一电晶体包括一控制电极及第一与第二 电极,该 第二对电晶体之该等控制电极系连至一第二储存 节点,以 及该第三对电晶体之控制电极系连至第一储存节 点。10.如申请专利范围第9项之储存装置,其中该 第二对电晶 体之每一电晶体之该第一与第二电极中之一电极 系连至第 一储存节点,以及该第三对电晶体之每一电晶体之 该第一 与第二电极中之一电极系连至第二储存节点。11. 如申请专利范围第1项之储存装置,进一步包含第 十与 第十一电晶体其连至该第二对电晶体且连接以响 应控制信 号。12.如申请专利范围第11项之储存装置,进一步 包含一第 三对电晶体其交连至该第二对电晶体以形成一交 连反相器 。13.如申请专利范围第1项之储存装置,进一步包 含一第三 对电晶体其在第一节点与第二节点处连至该第二 对电晶体 以形成一交连反相器。14.如申请专利范围第13项 之储存装置,其中该第三对电 晶体系连至该第一多数电晶体。15.如申请专利范 围第13项之储存装置,进一步包含一第 二多数电晶体其连至该第二对电晶体。16.如申请 专利范围第15项之储存装置,进一步包含一第 四对电晶体其连至第二储存节点。17.如申请专利 范围第15项之储存装置,其中该等第二多 数电晶体包含第十与第十一电晶体,每一电晶体具 有一控 制电极及第一与第二电极,该第十电晶体之该第二 电极与 该第十一电晶体之该第一电极系分别在第三与第 四节点处 连至该第二对电晶体,以及该第十与第十一电晶体 之该等 控制电极系连接以接收输入信号。18.如申请专利 范围第17项之储存装置,其中该等第二多 数电晶体进一步包含一第十二电晶体其串联于该 第十与第 十一电晶体之间并连接以接收控制信号。19.如申 请专利范围第17项之储存装置,进一步包含一第 四对电晶体,该第四对包括第十三与第十四电晶体 ,每一 电晶体具有一控制电极及第一与第二电极,该第十 四与第 十三电晶体之该第一与第二电极系分别连至第二 储存节点 ,以及该第十三与第十四电晶体之该等控制电极系 分别连 至第三与第四节点。20.如申请专利范围第18项之 储存装置,进一步包含一第 四对电晶体其连至第二储存节点。21.如申请专利 范围第13项之储存装置,进一步包含一第 二多数电晶体其连至该第二对电晶体,以及该第三 对电晶 体系连至该等第一多数电晶体。22.如申请专利范 围第21项之储存装置,其中该第一对电 晶体系串联于第一储存节点处以及该第一对电晶 体之该等 控制电极系连至该等第一多数电晶体与该第三对 电晶体。23.如申请专利范围第22项之储存装置,其 中该等第二多 数电晶体包含第十,第十一与第十二电晶体,每一 电晶体 具有一控制电极及第一与第二电极该第十电晶体 之该第二 电极与该第十一电晶体之该第一电极系分别在第 三与第四 节点处连至该第二对电晶体,以及该第十与第十一 电晶体 之该等控制电极系连接以接收输入信号,该第十二 电晶体 系串联于该第十与第十一电晶体之间且连接以在 其控制电 极处接收控制信号。24.如申请专利范围第23项之 储存装置,进一步包含一第 四对电晶体,该第四对包括第十三与第十四电晶体 ,每一 电晶体具有一控制电极及第一与第二电极,该第十 四与第 十三电晶体之该第一与第二电极系分别连接至第 二储存节 点,以及该第十三与第十四电晶体之该等控制电极 系分别 连至第三与第四节点。25.一种半导体装置包含:a) 一逻辑电路具有i)第一与第 二输出节点,ii)一对交连之第一与第二电晶体其连 至该 第一与第二输出节点,iii)一第三电晶体连至该第 一与第 二电晶体,该第三电晶体等化该第一与第二输出节 点至彼 此约相等之电位,iv)一感测放大器用以加速该第一 与第 二输出节点之潜在下拉转换,及v)装置用以产生一 致能输 出信号;以及b)一闩锁电路具有一输入电极其连至 该逻辑 电路之该第一与第二输出节点中之一节点处,一控 制输入 电极系连接以接收该致能输出信号,及一输出电极 以提供 输出信号与输出信号之反相信号中之一信号。26. 如申请专利范围第25项之半导体装置,其中该闩锁 电 路包含:a)一第一多数电晶体连至输入节点;b)一第 一对 电晶体连至该等第一多数电晶体并在一第一储存 节点处相 互连接;以及c)一第二对电晶体在第一储存节点处 相互连 接。27.如申请专利范围第26项之半导体装置,其中 该等第一 多数电晶体包含第一,第二与第三场效电晶体,每 一电晶 体具有一控制电极及第一与第二电极,该第二场效 电晶体 之该第一与第二电极系分别在一第一节点处连至 该第一场 效电晶体之该第二电极及在一第二节点处连至该 第三场效 电晶体之该第一电极,以及该第二场效电晶体之该 控制电 极连至控制输入电极及该第一与第三电晶体之控 制电极连 至输入电极。28.如申请专利范围第26项之半导体 装置,进一步包含一 第三对电晶体其在第一节点与第二节点处连至该 第二对电 晶体以形成一交连反相器。29.如申请专利范围第 28项之半导体装置,其中该第一对 电晶体包含第四与第五场效电晶体,每一电晶体具 有一控 制电极及第一与第二电极,该第四与第五场效电晶 体之该 第一与第二电极分别在第一储存节点处相互连接, 以及该 第四与第五场效电晶体之控制电极分别连至第一 与第二节 点。30.如申请专利范围第28项之半导体装置,其中 该第二对 电晶体包含第六与第七场效电晶体,每一电晶体具 有一控 制电极及第一与第二电极,该第七电晶体之该第一 电极与 该第六电晶体之该第二电极连至第一储存节点,以 及该第 六与第七场效电晶体之控制电极至第二储存节点 。31.如申请专利范围第28项之半导体装置,进一步 包含一 第三对电晶体,其中该第三对包含第八与第九电晶 体,每 一电晶体具有一控制电极及第一与第二电极,该第 八与第 九电晶体之该等控制电极连至第一储存节点,以及 第九与 第八电晶体之第一与第二电极分别连至第一储存 节点。32.如申请专利范围第28项之半导体装置,进 一步包含一 第二多数电晶体其连至该第二对电晶体。33.如申 请专利范围第32项之半导体装置,其中该等第二 多数电晶体包含第十与第十一电晶体,每一电晶体 具有一 控制电极及第一与第二电极,该第十电晶体之该第 二电极 与该第十一电晶体之第一电极分别在第三与第四 节点处连 至该第二对电晶体,以及该第十与第十一电晶体之 该等控 制电极连至输入电极。34.如申请专利范围第28项 之半导体装置,进一步包含一 第二多数电晶体其连至该第二对电晶体,以及该第 三对电 晶体连至该等第一多数电晶体。35.如申请专利范 围第34项之半导体装置,其中该第一对 电晶体系串联于第一储存节点处,以及该第一对电 晶体之 控制电极连至该等第一多数电晶体与该第三对电 晶体。36.如申请专利范围第35项之半导体装置,其 中该等第二 多数电晶体包含第十、第十一与第十二电晶体,每 一电晶 体具有一控制电极及第一与第二电极,该第十电晶 体之该 第二电极与该第十一电晶体之该第一电极分别在 第三与第 四节点处连至该第二对电晶体,以及该第十与第十 一电晶 体之该等控制电极连至输入电极,该第十二电晶体 串联于 该第十与第十一电晶体之间以及连至控制输入电 极。37.如申请专利范围第36项之半导体装置,进一 步包含一 第四对电晶体,该第四对包括第十三与第十四电晶 体,每 一电晶体具有一控制电极及第一与第二电极,该第 十四与 第十三电晶体之该第一与第二电极分别连至第二 储存节点 ,以及该第十三与第十四电晶体之该等控制电极分 别连至 第三与第四节点。38.一种半导体装置之储存元件 包含:a)一输入电极用以 接收第一,第二与第三信号位准中之一的输入信号 ;b)一 控制输入电极用以接收第一与第三信号位准中之 一的控制 信号;c)保持装置,于该输入电极处之输入信号由(i) 第 二信号位准至第一信号位准与(ii)第二信号位准至 第一信 号位准中之一进行转换时,用以保持一第一储存节 点于一 三态状况;以及d)改变装置,连至该保持装置,输入 电极 与控制电极,用以改变该第一储存节点之三态状况 成为下 列二者之一(i)第一信号位准当输入信号由第二信 号位准 转换成第一信号位准时与(ii)第三信号位准当输入 信号由 第二信号位准转换成第三信号位准时。39.如申请 专利范围第38项之储存元件,其中第二信号位 准具有一介于第一与第三信号位准之间的大小。 40.如申请专利范围第39项之储存元件,其中第二信 号位 准之大小约为第一与第三信号位准间大小之差的 一半。41.如申请专利范围第38项之储存元件,其中 该改变装置 包含:一第一多数电晶体连至输入电极;以及一第 一对电 晶体其连至该多数电晶体且在第一储存节点处相 互连接。42.如申请专利范围第41项之储存元件,其 中该保持装置 包含:一第二对电晶体连至第一储存节点;以及一 第三对 电晶体连至第二储存节点,该第二对电晶体连至第 二储存 节点及该第三对电晶体连至该第一储存节点,使得 该第二 与第三对电晶体形成一交连反相器。43.如申请专 利范围第42项之储存元件,其中该改变装置 进一步包含一第二多数电晶体连至输入电极,该等 第二多 数电晶体之一相关电晶体系连至该第二对电晶体 之一相关 电晶体。44.如申请专利范围第43项之储存元件,其 中该第一对电 晶体系连至该等第一多数电晶体与该第三对电晶 体,以及 该等第二多数电晶体连至控制输入电极。45.如申 请专利范围第44项之储存元件,其中该改变装置 进一步包含一第四对电晶体其系连至该等第二多 数电晶体 ,该第二对电晶体与第二储存节点。46.一种响应第 一,第二与第三信号位准中之一的输入信 号及第一,与第三位准中之一的控制信号以分别在 第一与 第二储存节点处储存第一与第三信号位准中之一 的方法, 该第二信号位准具有一介于第一与第三信号位准 间之大小 ,该方法包含以下步骤:当输入信号由(i)第二信号 位准 至第一信号位准与(ii)第二信号位准至第一信号位 准中之 一进行转换时,保持一第一储存节点于一三态状况 ;以及 改变该第一储存节点之三态状况成为以下二者之 一(i)第 一信号位准当输入信号由第二信号位准转换成第 一信号位 准与(ii)第三信号位准当输入信号由第二信号位准 转换成 第三信号位准。图式简单说明:第一图A揭示电荷 回收技 术之观念;第一图B系一简化之减低电源缓冲器之 电晶体 位准示意图;第二图A系本发明之一实施例之电荷 再循环 差动逻辑(CRDL)电路之示意图;第二图B系第二图A所 示 CRDL电路之运算时序图;第二图C至第二图E系CRDL电 路之 不同实施例之示意图;第三图A与第三图B系分别揭 示实施 XOR/XNOR逻辑函数之通行电晶体逻辑网路及逻辑表; 第三 图C与第三图D系分别揭示实施AND/NAND逻辑函数之通 行电 晶体逻辑网路及逻辑表;第四图A揭示采用DCVS,LCDL 及 CRDL电路之XOR/XNOR与AND/NAND闸之电流消耗的比较结 果 ;第四图B揭示采用具变动负载电容之DCVS与CRDL电路 之 双输入XOR/XNOR与AND/NAND之电流消耗;第五图A系配置 成即将连至一CRDL电路之真实单相计时脉冲(TSPC)闩 锁器 之示意图;第五图B系一表其揭示预充电与评估相 位期间 本发明之装置运算状态及一真实单相计时脉冲( TSPC)闩锁 器之节点电位;第六图A系配置成连接一CRDL电路之 传输 闸闩锁器之示意图;第六图B揭示CRDL电路之预充电 与评 估相位期间,第六图A之传输闸闩锁器之输入电极, 节点 及输出电极处呈现之信号波形;第七图A系本发明 之摆幅- 抑制-输入闩锁器(SSIL)之单轨型式之示意图;第七 图B系 一表其揭示CRDL电路之预充电与评估相位期间,第 七图A 所示之SSIL之各种电晶体与节点电位之运算状态; 第八图 A系一方块图其揭示设计一SSIL之双轨型式之观念; 第八 图B系本发明SSIL之双轨型式之示意图;第八图C系一 表其 揭示CRDL电路预充电与评估相位期间,第八图B所示 之 SSIL之各种电晶体与节点电位之运算状态;以及第 九图A 与第九图B揭示CRDL电路之预充电与评估相位期间, 第七 图A与第八图B中所分别揭示之SSIL之输入电极,节点 与输 出电极处呈现之信号波形。 |
