| 主权项 |
1.一种半导体记忆元件,其特征为包含:一从外部端点接收时脉讯号且将其当作内部时脉讯号供应到内部电路之第一输入装置,许多由许多外部端点供应特定控制讯号之第二输入装置,一用以闩住和保持各个从该许多与该第一输入装置输出之内部时脉讯号同步的第二输入装置所输出之讯号的讯号闩住和保持装置及许多用以将许多输出自讯号保持装置的讯号解码且送出特定之预定讯号之解码装置,一讯号延迟调整装置以等化各个从该许多第二输入装置送到该讯号保持装置之讯号的延迟时间。2.如申请专利范围第1项之半导体记忆元件,其中同步DRAM之操作系藉供应自外部端点的时脉讯号来进行同步,而且从该第二保持装置送到该讯号保持装置之讯号系当作设定DRAM操作模式之模式控制讯号使用。3.如申请专利范围第1项之半导体记忆元件,其中调整送出讯号之讯号传输线的线长或该讯号调整装置之延迟时间,使得在该模式控制讯号从许多第二输入装置载到与该内部时脉讯号同步之该讯号保持装置的时序点时,讯号从无效的资料改变到有效的资料时之时序能彼此相匹配。4.如申请专利范围第3项之半导体记忆元件,其中该讯号调整装置将用在该讯号保持装置中的所有正反器合并于一个方块中。5.如申请专利范围第4项之半导体记忆元件,其中供应自外部端点之外部窗口宽度系与内部窗口宽度同步,即由该内部时脉将各个讯号时序变成有效资料开始直至负载该模式控制讯号为止之设定时间或点;以及藉由使获得自该讯号调整装置之模式控制讯号能和该第一输入装置之内部时脉延迟讯号同步之方式,由该内部时脉负载到由该内部时脉延迟讯号而来的负载时序为止之保持时间或时间。6.一种半导体记忆元件,其特征为包含:一接收外部时脉且输出第一内部时脉和第二内部时脉之内部时脉供应装置;许多可分别输入相关外部控制讯号且输出该外部控制讯号之输入缓冲器;一用以闩住和输出从该输入缓冲器输出之外部控制讯号的第一闩装置;及许多将各输入缓冲器之输出端连接到该第一闩装置之相关输入端的接线,该接线具有彼此相同的延迟时间,在响应该第一内部时脉的同时,该第一闩装置闩住输出自该输入缓冲器之该外部控制讯号。7.如申请专利范围第6项之半导体记忆元件,其中包含:一将一组输出自该闩装置之外部控制讯号解码,然后输出结果讯号的指令解码电路;及一闩住输出自该解码电路之结果讯号的第二闩装置,在对该第二内部讯号反应时该第二闩装置闩住该结果讯号。8.如申请专利范围第7项之半导体记忆元件,其中该第二内部时脉系由于使用一延迟时间之构件而受到延迟,使得该第二内部时脉在输出自该指令解码电路的结果讯号有效之后改变。图示简单说明:第一图为本发明记忆元件之实施例结构的方块图。第二图为说明第一图之方块图操作的时序图。第三图为可以应用到第一图之方块图的D-F/F正反器电路之范例的电路图。第四图为可以应用到第一图之方块图的闩电路之范例的电路图。第五图为可以应用到第一图之方块图的指令解码电路之解码状态表。第六图为先前技术之半导体记忆元件之范例的方块图。第七图为说明第一图之方块图操作的时序图。第八图为先前技术之半导体记忆元件另一范例的方块图。第九图为说明第八图之方块图操作的时序图。 |
