| 主权项 |
1.一种随机存取记忆体冗余区块之架构,包括:一记 忆体 阵列:将该记忆体阵列分成两半部,每一半部皆包 括许多 记忆体单元,每一记忆体单元皆包括:一主字元线 区块, 一冗余字元线区块,以及一个列冗余控制电路;具 有诸多 局部列冗余线之一分离式整体位址滙流排,该记忆 体阵列 的每一半部皆具有:在一边上之一整体位址滙流排 ;在两 整体位址滙流排间之一局部位址滙流排;诸多分布 式字元 线致能解码器,每一记忆体单元各有一个;以及诸 多半长 单向式列冗余分布式字元线致能信号线,用来将诸 多分布 式字元线致能解码器连接到分离式整体位址滙流 排,诸多 半长单向式列冗余分布式字元线致能信号线容许: 在空间 内制造诸多分布式字元线致能解码器。2.根据申 请专利范围第1项之随机存取记忆体冗余区块之 架构,其中:将每一记忆体单元的列冗余控制电路 定位在 记忆体单元的底部。3.根据申请专利范围第2项之 随机存取记忆体冗余区块之 架构,其中:每一记忆体单元的列冗余控制电路皆 具有两 个或甚至更多列冗余解码器,每一解码器会产生一 对应的 列冗余致能信号,并控制:在记忆体单元之列冗余 区块内 ,在诸多列冗余字元线中之一对应的列冗余字元线 。4.根据申请专利范围第3项之随机存取记忆体冗 余区块之 架构,其中:沿着字元线方向,以水平方式布置至少 两个 列冗余解码器。5.根据申请专利范围第4项之随机 存取记忆体冗余区块之 架构,其中将冗余字元线区块中的诸多冗余字元线 加以交 错有:根据左边的冗余字元线区块所驱动的半数冗 余字元 线,以及根据右边的冗余字元线区块所驱动的半数 冗余字 元线。6.根据申请专利范围第5项之随机存取记忆 体冗余区块之 架构,其中:将在冗余字元线区块之左半部中的诸 多列冗 余解码器指定给在冗余字元线区块之左半部中的 列冗余字 元线,并将在冗余字元线区块之右半部中的诸多列 冗余解 码器指定给在冗余字元线区块之右半部中的列冗 余字元线 。7.根据申请专利范围第6项之随机存取记忆体冗 余区块之 架构,其中:将在列冗余控制区块之左半部中的诸 多列冗 余致能信号加以布线,用来控制:在冗余字元线区 块之左 半部中,诸多对应的列冗余字元线;并将在列冗余 控制区 块之右半部中的诸多列冗余致能信号加以布线,用 来控制 :在冗余字元线区块之右半部中,诸多对应的列冗 余字元 线;以便在冗余字元线区块之一中央部份内,为其 它目的 留有未使用的布线空间。8.根据申请专利范围第5 项之随机存取记忆体冗余区块之 架构,其中:诸多分布式字元线致能解码器包括至 少一个 解码器电路级,用来产生一些字元线致能信号,每 一电路 级皆具有诸多对应的子解码器(sub-decoders),它会解 码 至少两个次字元线(sub-wordline)致能信号,将每一次 字 元线致能信号的已解码结果输入到解码器的下一 电路级, 藉以减少诸多次字元线致能信号产生器的平行布 线。9.根据申请专利范围第8项之随机存取记忆体 冗余区块之 架构,其中:将诸多子解码器加以集中定位,以便减 少布 线长度。10.根据申请专利范围第8项之随机存取记 忆体冗余区块 之架构,其中:将在列冗余控制区块之左半部中的 诸多列 冗余致能信号加以布线,用来控制:在冗余字元线 区块之 左半部中,诸多对应的列冗余字元线;并将在列冗 余控制 区块之右半部中的诸多列冗余致能信号加以布线, 用来控 制:在冗余字元线区块之右半部中,诸多对应的列 冗余字 元线;以更在冗余字元线区块之一中央部份内留有 未使用 的布线空间,将诸多子解码器加以定位在此中央部 份,以 便减少布线长度。11.根据申请专利范围第1项之随 机存取记忆体冗余区块 之架构,其中:以平行方式加以布置在记忆体阵列 之每一 半部中的诸多记忆体单元,以便形成一种触排(bank) ,其 中:和所有的冗余区块滙流排共享诸多位址滙流排 线。12.根据申请专利范围第1项之随机存取记忆体 冗余区块 之架构,其中针对每一记忆体单元的列冗余控制电 路包括 :许多熔丝闩锁器电路,每一电路皆会接收来自一 整体位 址滙流排的位址,诸多熔丝闩锁器电路会产生:对 应于熔 丝是否存在或已熔断的输出信号;许多NOR闸,被连 接用 来接收来自对应的诸多熔丝闩锁器电路组群之输 出信号, 并产生一些已解码输出信号;许多AND闸,将每一AND 闸连 接到许多NOR闸中之一对应闸之一输出端,用来致能 诸多 AND闸以产生一些冗余字元线致能信号;以及一逻辑 电路 ,被连接用来接收来自许多NOR闸的一些已解码输出 信号 ,并产生一字元线致能信号,进而完全像一种位址 受激电 路那样地完成冗余匹配侦测,藉以消除由位址对时 滞所造 成之一非法正常/冗余存取问题。13.根据申请专利 范围第12项之随机存取记忆体冗余区块 之架构,其中:利用来自充当一种定时信号产生器 的许多 NOR闸之诸相邻已解码输出信号来致能许多AND闸,用 来将 时滞减到最小。14.根据申请专利范围第12项之随 机存取记忆体冗余区块 之架构,其中逻辑电路包括:第一和第二NOR闸,被连 接 用来接收:来自许多NOR闸的第一和第二已解码输出 信号 组群;以及一AND闸,被连接用来接收,来自第一和第 二 NOR闸的输出信号,以便产生字元线致能信号。15.根 据申请专利范围第14项之随机存取记忆体冗余区 块 之架构还包括:针对每一列冗余控制电路的一个二 输入OR 闸,被连接用来接收第一和第二NOR闸的输出信号, 进而 产生一取样字元线致能信号;以及回应于取样字元 线致能 电路之一取样字元线电路,当追踪冗余匹配操作之 一延迟 时,不论正常或冗余模式,当字元线致能电路设定 字元线 信号时,就加以设定取样字元线致能电路。16.根据 申请专利范围第15项之随机存取记忆体冗余区块 之架构,其中:将取样字元线电路定位在一晶片的 中央, 而在晶片上则建构随机存取记忆体。17.根据申请 专利范围第15项之随机存取记忆体冗余区块 之架构,其中:取样字元线电路系一种并入每一记 忆体单 元之列冗余控制电路中的分布式电路。图示简单 说明:第 一图:是一种256-Mb DRAM之一方块图;第二图:是显示 于第一图中之256-Mb DRAM的一单一16-Mb单元之一方块 图;第三图:是在显示于第二图中之16-Mb单元内所使 用 的16个列冗余(RRDN)控制电路及一16输入NOR(反或)闸 之 一方块和逻辑电路图;第四图:是在本发明之较佳 实施例 中所使用的分离式整体滙流排架构之一方块图;第 五图: 是在显示于第四图中之架构内所使用之一16-Mb单 元之一 方块图,显示着诸多字元线(WL)及冗余字元线(RWL)的 位 置;第六图:是显示着第五图之16-Mb单元的RRDN及布 线 布置之一方块和逻辑电路图;第七图:是显示着根 据本发 明之多重字元线(multi-WL)替换法的一种RWL系统布置 的 布线图;第八图:是一种列冗余(RRDN)控制电路之一 方块 和逻辑电路图;第九图:是显示着在正常及冗余模 式中之 第八图RRDN的操作之一时序图;第十图:是熔丝闩锁 器( fuse latch,简称FLAT)电路之一电路图;第十一图:是 显示着供电(power-up)时的FLAT操作之一时序图;第十 二 图:是显示着针对存在中(existing)及已熔断(blown)的 熔丝条件的FLAT操作之一表;第十三图:是一种AND(及 闸 )型式冗余匹配侦测电路之一逻辑电路图;第十四 图:是 显示着第十三图的电路操作之一时序图;第十五图 :是一 种NOR型式冗余匹路侦测电路,与第八图相似之一逻 辑电 路图;第十六图:是显示着第十五图的电路操作之 一时序 图;第十七图:是一种具有互换式自行定时信号产 生器的 NOR型式冗余匹配侦测电路;第十八图:是显示着第 十七 图的电路操作之一时序图;第十九图:是一种现存 的取样 字元线致能(SWLE)信号产生器之一逻辑电路图;第二 十图 :是显示着第十九图的SWLE信号产生器操作之一时 序图; 第二一图:是具有列冗余匹配侦测电路的SWLE信号 产生器 之一逻辑电路图;第二二图:是显示着第二一图的 SWLE信 号产生器操作之一时序图;第二三图:是利用在晶 片中央 之一取样字元线(SWL)加以修改,并和其它16-Mb单元 共享 的第四图分离式整体滙流排架构之一方块图;以及 第二四 图:是利用在每一16-Mb单元中之一SWL加以修改的第 四图 分离式整体滙流排架构之一方块图。 |
