| 主权项 |
1.一种故障模拟方法,系针对可检测出半导体积体电路中之故障的故障表加以生成,其具备有:将2个以上测试模型所构成之测试模型系列加以取出之步骤,以及将上述所取出之测试模型系列中之各个测试模型赋予上述半导体积体电路中的情况下,于该情况下进行转移模拟,并求得产生于电路内部之各讯号线之转移讯号値列的步骤,以及采用上述各讯号线之转移讯号値列,于将上述测试模型系列赋予上述半导体积体电路中的情况下,以产生出可藉由过渡电源电流测试来加以检测出之故障表的步骤。2.如申请专利范围第1项之故障模拟方法,其中,将上述故障表加以制作之步骤系以逻辑选通之延迟故障为单位,其具备有:将半导体积体电路中所可能产生之区分转移方向之选通延迟故障加以设定之步骤,以及具有上述被设定之选通延迟故障之故障逻辑选通对应于上述被设定之选通延迟故障,采用各讯号线之转移讯号値列,针对包含转移方向以及是否正确切换加以确认之第1确认步骤,以及若是上述确认为正确的切换的话,则采用上述各讯号线之转移讯号値列,针对将上述故障逻辑选通之输出做为输入之负荷逻辑选通之输入讯号线是否切换加以确认之第2确认步骤,以及若是上述第2确认步骤确认了切换,则将上述故障逻辑选通登录于上述故障表之登录步骤。3.如申请专利范围第1项之故障模拟方法,其中,将上述故障表加以制作之步骤系以讯号线之断路故障为单位,其具备有:将半导体积体电路中所可能产生之断路故障加以设定之步骤,以及采用各讯号线之转移讯号値列,针对具有上述被设定之断路故障之故障讯号线是否切换加以确认之第1确认步骤,以及若是上述确认为正确的切换的话,则采用上述各讯号线之转移讯号値列,针对将上述故障讯号线之输出做为输入之负荷逻辑选通之输入讯号线是否切换加以确认之第2确认步骤,以及若是上述第2确认步骤确认了切换,则将上述故障讯号线登录于上述故障表之登录步骤。4.如申请专利范围第1项之故障模拟方法,其中,将上述故障表加以制作之步骤系以通路延迟故障为单位,其具备有:将半导体积体电路中所可能产生之通路延迟故障加以设定之步骤,以及采用各讯号线之转移讯号値列,针对具有上述被设定之通路延迟故障之故障通路上的所有逻辑选通是否转移加以调查之步骤,以及若是所有逻辑选通产生转移的话,则针对于故障通路上是否存在着多数次转移之逻辑选通加以调查之步骤,以及若是有产生多数次移之逻辑选通的话,则针对该逻辑选通之输入是否满足过渡电源电流测试中之检测条件加以调查之步骤,以及于上述输入满足过渡电源电流测试中之检测条件之情况下,或者是于上述所有逻辑选通产生转移或存在着多数次转移之逻辑选通之情况下,将上述故障通路登录于上述故障表之登录步骤。5.一种故障模拟器,系针对可检测出半导体积体电路中之故障的故障表加以生成,其具备有:将2个以上测试模型所构成之测试模型系列加以取出之测试模型系列取得部,以及上述所取出之测试模型系列被输入,藉由此测试模型系列进行于上述半导体积体电路动作之际之转移模拟,并计算产生于电路内部之各讯号线之转移讯号値列的转移模拟器,以及各讯号线之转移讯号値列被输入,于将上述测试模型系列赋予上述半导体积体电路中的情况下,以产生出可藉由过渡电源电流测试来加以检测出之故障表的故障表生成部。图式简单说明:第1图a系为CMOS反相器之输入电压VIN、输出电压Vout之随时间而变化之图示,第1图b系为其电源电流IDD之过渡应答之一例之图示,第1图c系为于该CMOS反相器电路与输出之上昇转移之际所流通之电源电流之图示,第1图d系为于该CMOS反相器电路与输出之下降转移之际所流通之电源电流之图示。第2图系为CMOS逻辑选通之过渡应答之典型例之图示,第2图a系为输入电压VIN、输出电压Vout、电源电流Is之传达特性图,第2图b系为过渡应答之近似波形之图示。第3图a系为CMOS积体电路的例子之电路图,第3图b系为该积体电路之输入电压、输出电压之随时间而变化之图示,第3图c系为过渡电源电流应答之IDDT之随时间而变化之图示。第4图a系以模式性的方式显示完全断路故障之图示,第4图b系为针对故障处之输出入的例子之图示,第4图c系以模式性的方式显示延迟断路故障之图示,第4图d系为针对故障处之输出入的例子之图示。第5图a系为具有断路故障之CMOS积体电路的一例之图示,第5图b及第5图c系各为无断路及有断路之情况之各输出波形例之图示。第6图系为具有断路故障之CMOS积体电路之过渡电源电流应答的一例之图示。第7图a系以模式性的方式显示通路延迟故障测试方法的基本原理之图示,第7图b系为其输出入之电压之图示,第7图c系为对应系统同步脉冲之图示。第8图系为利用过渡电源电流之脉冲幅之过渡电源电测试方法的原理之图示,第8图a系为输出入之电压时间经过之图示,第8图b系为过渡电源电流之时间经过之图示。第9图系为利用过渡电源电流之瞬时値之过渡电源电测试方法的原理之图示,第9图a系为输出入之电压时间经过之图示,第9图b系为过渡电源电流之时间经过之图示。第10图a系为存在于CMOS反相器之输入讯号线之微小断路缺陷之模式之图示,第10图b系为无故障情况之输出波形之图示,第10图c系为有故障情况之输出波形之图示。第11图系为针对存在于CMOS积体电路内之微小断路缺陷之电阻値之CMOS积体电路之过渡电源电流之积分値的变化之图示。第12图系为针对存在于CMOS积体电路之被测试通路上之微小断路缺陷之电阻値之被测试通路的通路延迟时间的变化之图示。第13图系为于假设CMOS积体电路之被测试通路上存在着微小断路缺陷之情况之际,CMOS积体电路之过渡电源电流之积分値与被测试通路的通路延迟时间的线性变化之图示。第14图系为说明本发明之故障模拟方法而被采用之被测试CMOS积体电路之一例之线路图。第15图系为以关于第14图所示之线路之选通延迟故障为对象之际之本发明之故障模拟结果之一例之图示。第16图系为于第14图所示之线路上加上测试模型系列之际之模拟结果之图示。第17图系为以断路故障为对象之际之被测试CMOS积体电路之一例之线路图。第18图系为以断路故障为对象之际之本发明之故障模拟结果之一例之图示。第19图系为于第17图所显示之线路上加上测试模型系列T2之际之各部之转移模拟结果之结果之图示。第20图系为以通路延迟故障为对象之际之本发明之故障模拟结果之一例之图示。第21图A及第21图B系各自为,于第14图所显示之线路上加上测试模型系列T1.T2之际之各部之转移模拟结果之结果之图示。第22图系为本发明之故障模拟器之功能构成例之图示第23图系为显示本发明之故障模拟方法之实施例之流程图。第24图系为第23图所显示之故障表之制作步骤之具体步骤的流程图。第25图系为将第23图所显示之故障表之制作步骤,应用于选通延迟故障单位上之故障表之制作之步骤的流程图。第26图系为将第23图所显示之故障表之制作步骤,应用于断路延迟故障单位上之故障表之制作之步骤的流程图。第27图系为将第23图所显示之故障表之制作步骤,应用于通路延迟故障单位上之故障表之制作之步骤的流程图。 |
