发明名称 全硬件日历数字钟
摘要 本实用新型属于仪表领域,可解决一般日历钟易出故障,无夜明功能等问题,即使停电,也不会影响本实用新型正常运行。显示电路1、译码驱动电路2、驱动电路3、三态缓冲电路4、时钟电路5、驱动电路6、位译码电路7、位计数电路8、位计数电路8的输出分两路,一路接缓冲三态缓冲电路4的输入端,另一路接位译码电路7的输入端,驱动电路3的信号输入端与三态缓冲电路4和时钟电路5相连,译码驱动电路2的信号输出端与显示电路1相连,其输入端接驱动电路3的输出端,位译码电路7的信号输入端与时钟电路5相连,驱动电路6的输出端与显示电路1相连,其输入端接位译码电路7的输出端。
申请公布号 CN2274783Y 申请公布日期 1998.02.18
申请号 CN96223056.1 申请日期 1996.09.26
申请人 中国人民解放军总后勤部军需生产技术研究所 发明人 齐鹏程
分类号 G04B19/24 主分类号 G04B19/24
代理机构 代理人
主权项 1.全硬件日历数字钟,包括显示电路1、译码驱动电路2、驱动电路3、三态缓冲电路4、驱动电路6、位译码电路7、位计数电路8,其特征在于还包括时钟电路5,位计数电路8的输出分两路,一路接三态缓冲电路4的输入端,另一路接位译码电路7的输入端,驱动电路3的信号输入端与三态缓冲电路4和时钟电路5相连,译码驱动电路2的信号输出端与显示电路1相连,其输入端接驱动电路3的输出端,位译码电路7的信号输入端与显示电路1相连,其输入端接位译码电路7的输出端。
地址 100010北京市326信箱