| 主权项 |
1.一种多阶堆叠积体电路晶片组件,包含:(a)一第一装置,包含一线基体或一第一积体电路晶片,该第一装置的顶主要表面具有至少一第一线垫片;(b)第二及第三装置,均包含一积体电路晶片或一线基体,第三装置位在第二装置的上方,且第二装置位在第一装置的上方,第二装置的底主要表面具有积体电路及至少一第三线垫片;以及(c)一线结合,直接电连接该第三线垫片与第一线垫片。2.如申请专利范围第1项之组件,其中该第三装置的顶主要表面及该第二装置的底主要表面均实际上具有相同的侧向尺寸。3.如申请专利范围第2项之组件,更包含一附着结合层,其结合该第三装置的底主要表面与第二装置的顶主要表面。4.如申请专利范围第1项之组件,更包含一附着结合层,其结合该第三装置的底主要表面与第二装置的顶主要表面。5.如申请专利范围第4项之组件,更包含一第一焊接缓冲片,直接连接第二线垫片与位在该第一装置的顶表面上之第三线垫片。6.如申请专利范围第1项之组件,更包含一第一焊接缓冲片,直接连接第二线垫片与位在该第一装置的顶表面上之第三线垫片。7.如申请专利范围第6项之组件,更包含一第四及第五装置,各装置均包含一积体电路晶片或线基体,第五装置在第四装置上方,第四装置在第三装置上方,第四装置包含至少一第四线垫片,其线垫片位在其底主要表面上,第五装置包含至少一第五线垫片,此线垫片位在其顶主要表面上,(a)第二线结合直接连接第五线垫片与位在第一装置之顶表面上的线垫片。8.如申请专利范围第1项之组件,更包含一第四及第五装置,各装置均包含一积体电路晶片或线基体,第五装置在第四装置上方,第四装置在第三装置上方,第四装置包含至少一第四线垫片,其线垫片位在其顶主要表面上,(a)第二线结合直接连接第五线垫片与位在第一装置之顶表面上的线垫片。9.如申请专利范围第8项之组件,更包含;(a)一第一焊接缓冲片,直接连接第二线垫片与位在第一装置之顶表面上的第三线垫片,及第二焊接缓冲片直接连接第四线垫片与位在第三装置顶表面上的第七线垫片。10.如申请专利范围第9项之组件,更包含一附着结合层,其结合第五装置的底主要表面与第四装置的顶主要表面。11.如申请专利范围第10项之组件,其中第三装置的顶主要表面及第二装置的底主要表面大致上具有相同的侧向尺寸。12.如申请专利范围第10项之组件,更包含一第二焊接缓冲片直接连接第四线垫片与位在第三装置之顶表面上之第七线垫片。13.如申请专利范围第9项之组件,更包含一第三线结合,其直接电连接位在第五电连接之顶表面上的第八线垫片及位在第三装置之顶表面上的第九线垫片。14.如申请专利范围第11项之组件,更包含第二附着结合层,其结合第五装置的底主要表面及第四装置的顶主要表面。15.如申请专利范围第9项之组件,其中第四装置的顶主要表面及第五装置的底主要表面具有大致上相同的侧向尺寸。图示简单说明:图一示本发明特定实施例之多阶堆叠积体电路晶片组件的俯视(部份为截面)图。 |
